在现代技术发展的浪潮中，开源项目已经成为了推动技术创新和发展的核心力量。无论是人工智能、区块链、云计算，还是传统的嵌入式开发、操作系统，开源项目都在其中扮演着至关重要的角色。它们不仅促进了技术的快速迭代，也为全球开发者提供了一个共享和合作的平台。

相对来说，FPGA领域的开源项目目前还没有能改变整个行业的开源项目（促进行业发展，提升行业的知名度），目前我觉得Yosys或Verilator有一些“势头”。同时，有些开源项目建立之初就是为了这个目的，但是能不能成为你心目中的“灯塔”，就需要越来越多的工程师参与进去。今天给大家带来一个开源项目-Open Logic。

链接

https://github.com/open-logic/open-logic

愿景

像stdlib致力于为 C/C++ 项目服务一样，Open Logic旨在为 HDL 项目服务。

Open Logic可以重复使用、独立于供应商/工具的方式实现常用组件，并根据宽松的开源许可证（针对 FPGA 使用修改的 LGPL，请参阅License.txt）提供源码，因此代码可用于商业项目（大大的赞）。

Open Logic虽然是用 VHDL 编写的，但 System Verilog 也可以轻松调用。

介绍

Open Logic 由Oliver Bründler创建，Oliver 将模块分为三个不同的组：base模块、AXI 模块和intf（接口）模块。base文件夹包含一些基本和非基本逻辑操作的模块，从 FIFO 存储器或解码器到跨时钟域同步器。在intf模块中，可以找到与 SPI 或 UART 等接口相关的模块。最后，AXI包含从 AXI 从属模块到 AXI 主模块。

为了在 FPGA 设计中使用这些模块，该项目包含一组与 FPGA 供应商的 IDE 工具兼容的脚本，这些脚本将库添加到项目中olo_，其中包含 Open Logic 项目中可用的所有模块。