JEDEC 近日发布了一项新规范，目标直指当前 AI 算力芯片里最「烧钱」的一环——高性能 HBM（高带宽内存）居高不下的成本。新标准并不会缓解 DRAM 供应短缺——因为它仍要使用大容量的 HBM4 DRAM 颗粒——但可以通过「免先进封装、改用更便宜的有机基板」这一路径，让高带宽内存的落地成本有所下降。
标准组织JEDEC 正式公布了 SPHBM4（Standard Package High Bandwidth Memory，标准封装高带宽内存）规范，编号为 JESD330-4。其核心思路是：继续采用 HBM4 级别的 DRAM 裸片堆叠，但配以标准封装形态，以及一条更快的「窄位宽」512-bit 接口。下面拆开讲。
512-bit 位宽下的 HBM4 级性能
HBM3、HBM4 所采用的 1024-bit、2048-bit 超宽接口，在带宽上几乎「无敌」，但代价也很明显：处理器内部要吃掉大片硅面积；还得上昂贵的中介层（interposer）；并依赖产能本就紧张的先进封装能力——典型如台积电 CoWoS——才能与主机处理器集成。
即将落地的 SPHBM4，在 DRAM 堆叠侧仍沿用与 JESD270-4（HBM4）相同的 HBM4 DRAM 堆栈；真正换掉的是传统 HBM 的 base die（基片）。新的 SPHBM4 PHY/缓冲基片把外部接口收窄为 512-bit，从而有望直接焊装在常规有机基板上，不必再走那套高度复杂的先进封装工艺。为了弥补位宽变窄带来的带宽损失，SPHBM4 把数据传输速率大幅拉高，规范支持的速率范围约在 22.4 GT/s 至 46.0 GT/s。
与 HBM4 直接用 2048-bit 接口对接主机不同，SPHBM4 采用 32 条相互独立的 16-bit DDR 通道，再组织成 8 个「四通道组」（Quad Channel）。这个术语比较新，简单说明一下内部映射关系：
HBM4 堆栈内部有 32 个存储通道，每个 64-bit，对外总位宽 2048-bit。SPHBM4 需要把内部 2048-bit I/O「折叠」到外部 512-bit 接口上，于是每 4 个 HBM4 通道编为一组 Quad Channel。对外看，一个 Quad Channel 只露出 64 个数据管脚（4 × 16-bit），用来替代原先那 4 个 HBM4 通道所需的 256 个数据管脚（4 × 64-bit）。为了保住带宽，这 64 个管脚要以约 4 倍于原 HBM4 接口的速率工作。
需要强调：SPHBM4 大幅抬高了 I/O 侧速率，并不等于把 DRAM 阵列本身做快了。HBM4 存储核心的基本架构与时序——核频、行激活、预充电、刷新等——保持不变；额外插入的 PHY 层还会引入一定延迟。举例来说，DRAM 核心频率大约只有外部接口频率的 1/4：若 SPHBM4 跑在 32 GT/s 档，核心大约只在 2 GHz 量级。
最大的变化在新的 base die：它实现了类似 SerDes 的高速 PHY，把每一条 16-bit 外部通道映射到四个传统的 64-bit HBM4 通道上。因此 SPHBM4 需要均衡（equalization）、链路训练（lane training）、误码率（BER）指标等一系列高速串行链路才关心的特性——这些在 HBM4 那种「更慢、更宽的并行接口」里通常用不到。为支撑最高约 46.0 GT/s 每 pin 的速率，每个 Quad Channel 使用受前向纠错（FEC）保护的共享命令/地址接口；数据通路则依赖专用的差分写时钟（WCK）、读时钟（RCK），以及 ECC 与错误上报信号。
容量方面，SPHBM4 可选用 4 / 8 / 12 / 16 层 DRAM 堆叠，单片密度 24 Gb 或 32 Gb。规范内最大配置为 16 × 32 Gb，即 64 GB 单堆栈——与 HBM4E 支持的最大容量相当。
廉价 HBM，真的来了？
规范支持大于 90 µm 的凸点节距（bump pitch），通道可达距离最长约 20 mm——这两点正是「甩掉昂贵中介层、改走成本更低的有机基板布线」的关键前提。不过，去掉中介层和 CoWoS（或同类）封装，并不等于 SPHBM4 自动变便宜。
SPHBM4 仍然需要：大颗的 HBM4 DRAM 芯片、某种程度的 2.5D 封装形态、比传统 HBM4 更复杂（因而很可能更贵）的 base die，以及带硅通孔（TSV）的先进组装工艺。另一方面，SPHBM4 的窄接口显著节省了处理器管芯周边「岸线」（die shoreline）和硅面积，对想塞进更多算力、或在处理器周围摆更多内存堆栈的厂商来说，吸引力不小。但我们讨论的依然是面向特定场景的高端内存技术——它很难在正面战场上直接「硬刚」HBM4。
带宽怎么比？
峰值性能上：HBM4 数据速率约 8 GT/s（实际控制器与芯片常可更高），单堆栈带宽大约 2 TB/s。HBM4E 计划把速率抬到约 12～12.8 GT/s，峰值带宽约 3～3.3 TB/s/堆。对比之下，SPHBM4 在 46 GT/s 接口下理论峰值约 2.944 TB/s——但早期量产版本很难一上来就跑满标称上限。因此，在可预见的一段时间里，HBM4、HBM4E 以及 C-HBM4E 在带宽上仍会保持领先。
延迟与功耗
延迟方面，HBM4 大概率仍占优。HBM4 通过相对简单的宽并行接口几乎「贴着」主机处理器；SPHBM4 则插入了更复杂的 PHY，要做串并转换、链路训练、FEC 处理等，往往多出若干纳秒延迟。对部分应用无所谓，但对推理场景来说，低延迟往往很关键。
供电与电压：HBM4 与 SPHBM4 共用同一套 DRAM 核心电压（因为复用标准 HBM4 堆栈）。I/O 则不同——HBM4 把接口电压交给各内存厂商，可在 0.7 V / 0.75 V / 0.8 V / 0.9 V 之间按功耗、速度、信号完整性权衡选择；SPHBM4 则把外部 I/O 统一规范为 0.75 V。
能效上，HBM4 走「很多根慢线、超宽并行」路线，往往更省电；SPHBM4 用大约 1/4 数量的互连，把每根线跑到约 4 倍速率，高速链路本身通常更「费电」。再加上把宽接口收成窄接口的复杂 PHY，转换过程也可能偏吃功耗。不过，驱动器与接收器数量减少到约 1/4，又可能显著省下一部分功耗。在没有 DRAM 厂或处理器厂给出实测数据前，谁更省电还下不了定论。
最后一点：SPHBM4 本质上是把「硅中介层带来的制造难题」，换成了「必须做出一块极其复杂的 base die / PHY」这一工程难题。对晶圆代工厂而言，设计与流片这类基片并非不可完成；真正的问题在于 DRAM 原厂能否把 SPHBM4 做到可接受的能效水平。目前美光、SK 海力士的 C-HBM4E / HBM4E 基片多与台积电合作；三星存储则使用三星代工产出的 base die。
中国因素：谁更吃香？
SPHBM4 还有一个值得关注的侧面：中国本土 AI 加速器厂商能否从中受益。理论上，像壁仞（Biren）、华为、摩尔线程等受出口管制、难以使用台积电先进制造或封装服务的企业，或许会成为 SPHBM4 的重要潜在用户——受益程度甚至可能不亚于美国侧部分客户。
原因有二。第一，更短的「岸线」直接利好采用成熟制程节点的芯片：在不牺牲内存带宽与容量的前提下，可以把更多算力单元塞进管芯。第二，目前中国封测厂（OSAT）普遍尚无提供类似 CoWoS 的能力；去掉中介层、改用先进有机基板，更贴近现有制造底座。
但现实门槛也硬：SPHBM4 仍离不开 HBM4 级 DRAM 堆栈，而今天能稳定量产的主要是三星、SK 海力士与美光；国内长鑫存储（CXMT）目前大致还在 HBM2E 水平。此外，做到 46 GT/s 级别的 PHY 本身极难，对中国 IC 设计团队同样是严峻挑战。
即便如此，在有机基板上完成 SPHBM4 封装组装，与中国现有制造能力更匹配。若本土 DRAM 厂未来做出具备竞争力的 HBM4 级产品，SPHBM4 有望显著缩小「先进封装基础设施」这一短板所带来的差距。
小结
总的来看，JEDEC 的 SPHBM4 是一份颇具想象力的标准：通过降低集成成本，它有机会覆盖比 HBM4 更广的应用面。但在旗舰 AI 加速器赛道上，HBM4、HBM4E 与 C-HBM4E 仍将在性能上压阵，未来数年大概率仍是高端算力的首选内存方案。
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