（图片来源：英伟达）
英伟达 Vera CPU
英伟达的 Vera CPU，是它首次冲刺成为数据中心 CPU 市场关键玩家。Grace 已有一定成绩（最突出的是 Meta 的 Grace 独立部署），但 Vera 才是英伟达第一款自研核心的 CPU。时机也刚好：近几个月在智能体 AI 需求带动下，服务器 CPU 市场迅速膨胀。
Vera 并不是要去云端一点点啃 AMD 和英特尔的份额，而是要在扩张中的市场里拿份额——超大规模厂商正把 AI 基础设施扩到传统云之外。因此它的设计路线与英伟达的 x86 对手很不一样，即便在一众 Arm 方案里，也有若干独特架构取舍。
随着 Vera 走向全面供货（进度指向今年下半年），英伟达逐步放出更多细节。现在，这颗芯片的全貌已经比较清楚。英伟达公布了 Vera 白皮书，以及非官方的 SPEC CPU 2026 成绩，对比对象是 AMD 基于 Turin 的 EPYC 9755。
下文将拆解白皮书，包括 Olympus 核心的全部细节，以及英伟达跑过的基准。文末也会简要看看 Vera 的更大语境：相对独立部署，它如何嵌入英伟达更广的 AI 生态。
关于 Vera 的技术能力与英伟达下一代 AI 基础设施愿景，已经写得很多了。先说要紧的：基准测试。
英伟达 Vera CPU 基准测试
我们以前见过 Vera 跑分，但只是 Phoronix 在英伟达总部精选的一组测试。白皮书里，英伟达给出了 SPEC CPU 2026 成绩，具体是 SPECrate 整数套件，对手是 AMD EPYC 9755，双方都是双路配置。进入结果前，需要先说明 SPEC 怎么跑、成绩怎么报。
这组成绩并非官方提交：Vera 尚未广泛供货，测试在参考系统上进行；全面供货在下半年爬坡。因此英伟达不能正式公布结果，下面部分图表会标“estimated（估算）”。英伟达确实跑了 SPEC CPU 2026，并不是像 AMD 目前对即将推出的 Venice 那样，用外推的预期性能。
SPEC CPU 2026 分四个套件，英伟达测的是 SPECrate 整数套件，侧重整数负载下的系统吞吐。“rate”看的是固定时间内完成多少工作：系统里每条线程各有一份负载拷贝，分数与这些负载何时跑完有关，与线程数无直接换算，核多的芯片天然占优。
若想了解套件里各子项，可参阅我们此前对 SPEC CPU 2026 的报道。总体结果如下：
测试项 | 运行时间 | Rate |
706.stockfish_r | 324 | 1370 |
707.ntest_r | 251 | 830 |
708.sqlite_r | 250 | 744 |
710.omnetpp_r | 203 | 842 |
714.cpython_r | 136 | 1240 |
721.gcc_r | 296 | 817 |
723.llvm_r | 196 | 909 |
727.cppcheck_r | 142 | 890 |
729.abc_r | 196 | 823 |
734.vpr_r | 199 | 815 |
735.gem5_r | 131 | 1300 |
750.sealcrypto_r | 231 | 816 |
753.ns3_r | 129 | 1670 |
777.zstd_r | 469 | 483 |
总体 base 分 | | 925 |
英伟达没有公布所测 9755 的分项，只给了总分 898。按总分算，Vera 比 9755 高约 3%。值得留意：Vera 在线程数明显吃亏的情况下仍领先。双路 EPYC 9755 拿到 898，与公开提交的 SPEC CPU 2026 成绩相比并不离谱，不过也有更高成绩。SPEC CPU 以源码形式提供，测试方需自选编译器编译，这会显著影响结果（尤其是厂商定制编译器）。英伟达两边都用了 GNU 15.2。
（图片来源：英伟达）
上图把 Vera 与 9755 对照展示，但并不是直接比原始数字。英伟达做了每核归一化，这不是 SPECrate 通常的公布方式。从总分看，即便线程更少，Vera 仍在相同时间内完成更多工作，但优势幅度并不像上图暗示的 70% 或 80% 那么夸张。
鉴于对比方式比较含糊，我们无法用现有信息反推 EPYC 9755 的分项，便向英伟达求证。对方答复是：“插槽满载下的每核性能很重要，因为智能体 AI 与强化学习会并发跑大量沙箱，而每一步智能体仍是顺序执行、对延迟敏感。它衡量的是在争用共享功耗、内存、缓存与互连时，每核能维持多少性能。因此我们按物理核归一化，两边都开启 SMT。”
英伟达这里强调的“智能体”负载，主要是编译与解释类——智能体常做的事：查仓库依赖、构建源码。再往下是数据科学（或探索性数据分析），再往下是 SQLite 一类数据处理。这些结果与英伟达对 Vera 的整体叙事一致：它擅长数据密集的后端运算。
尽管展示的是每线程结果，英伟达仍认为 SPECrate 是合适的基准。这里的每线程数据是在插槽满载语境下。白皮书的说法是：“对智能体 AI 与强化学习系统而言，这一指标并不琐碎——大量沙箱、工具与环境并发运行，而不是孤立的单线程测试。满载每核性能刻画的是：在共享插槽级功耗、内存带宽、缓存与互连资源时，每核能维持怎样的吞吐。”
（图片来源：英伟达）
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除了跑负载，英伟达还做了面向架构的代码执行分析，见上图图集。公司称：相对 Turin，整体 IPC 最高约 1.9 倍；每周期分支预测最多约 2.3 倍、taken 分支最多约 3.5 倍；每周期取指操作最多约 2.4 倍。
（图片来源：英伟达）
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除了 SPEC，英伟达还公布了几项突出 Olympus 能力的测试。首先是 PageRank——谷歌最初用来给网页排序的算法，能体现 Olympus 的预取引擎。英伟达把负载扩到更高核数：Vera 在 32 核时仍大体保住单核性能，Turin 芯片则大约在 20 核附近撞墙。
除上述结果外，英伟达还给出了 Vera 与 Turin 内存子系统的对比。这些微基准适合核验规格，看的是架构性能而非应用性能。架构优势会转化为性能优势，但不一定是线性、可直观预期的。
内存测试用的是英伟达内部工具，不过已放在 GitHub 上，任何人都可以跑。
（图片来源：英伟达）
第一项是满载内存延迟：带宽占用升高时给内存子系统加压。Vera 总体带宽高得多；可见 Turin 在未到峰值带宽前就撞上延迟墙，英伟达归因于非均匀内存访问（NUMA）域穿越以及 CCD 到 CCD 的延迟。
（图片来源：英伟达）
看每核带宽，英伟达称 Vera 超过 AMD 9755 的四倍以上。言下之意是：“真实世界”每核带宽甚至比规格暗示的还好（或者说 AMD 的实际表现更差）。
（图片来源：英伟达）
或许最有分量的是上图这项：核到核延迟。在 AMD 的 chiplet 架构上跨 CCD 会付出很大延迟代价，这已不是秘密。即便在我们的锐龙 9 9950X3D2 评测里也能看到，而且 CCD 越多，代价会叠加。
公平地说，chiplet 设计本就不是为这种跨 CCD 遍历而建的，更倾向把负载局部化、优先堆核密度。Vera 的目标显然是整颗裸片上延迟尽量一致，为此牺牲核密度。我们不久前拜访英伟达总部时，Ian Buck 说这一取舍“会以传统负载为代价”。
这是重要背景。英伟达与其说是要去抢 AMD 和英特尔的现有份额，不如说是想在市场扩张时、在对手站稳前先拿走新增份额。部分金融机构（包括摩根士丹利和美国银行）认为，到 2030 年服务器 CPU 市场可能翻倍（甚至更大）。这一点很关键：仍会有大量负载并不适配 Vera，需要别的 CPU；AMD 与英特尔未来如何一边守住传统客户、一边切入扩张市场，会很有看点。
英伟达对这块扩张市场自有图景，因而没有公布 SPEC CPU 浮点成绩。大概因为 SPEC 向量化套件主要面向 HPC，而英伟达聚焦它认为关键的、以整数为主的智能体负载。Vera 有完整的 SVE 向量引擎，但那似乎不是英伟达的重点。
在端到端的英伟达系统里，这类向量化负载会卸载到 Rubin GPU。不过我们仍没有 Vera 的向量成绩。到目前只见过整数结果——以 Vera 的内存系统来看，这一点颇为奇怪。
英伟达 Vera CPU 架构——近看 Olympus 核心
（图片来源：英伟达）
Vera 是英伟达第一款核心由内部设计的 CPU，这就是 Olympus 核心。它基于 Arm v9.2-A，但设计由英伟达完成；不像 Grace 那样采用现成的 Arm 方案。每颗 Vera CPU 在整块裸片上集成 88 个 Olympus 核，与英伟达 x86 对手常见的 chiplet 路线分道扬镳。
英伟达称，相对 Grace，Vera 的指令每周期（IPC）吞吐提升 1.5 倍；相对 x86 对手性能高 50%（这个数字似乎是插槽满载下的每线程性能）。Vera 只有一款 88 核设计，并支持空间多线程，可达 176 线程。
核心 / 线程 | 88 / 176 |
L2 缓存 | 每核 2 MB |
L3 缓存 | 每 CPU 164 MB |
内存 | 最高 1.5 TB SOCAMM2 LPDDR5X |
内存速率 | 最高 9600 MT/s |
内存带宽 | 最高 1.2 TB/s（合计），14 GB/s（每核） |
PCIe | 88 条 PCIe 6.4（仅 CPU）；96 条 PCIe 6.4（Vera Rubin）；可分叉至 x2；CXL 3.1 |
可配置 TDP | 250W–450W |
该 CPU 的可配置 TDP 范围为 250W 到 450W。它采用 SOCAMM2 LPDDR5X 内存系统，容量最高 1.5 TB、速率最高 9600 MT/s，并带有 164 MB L3 缓存与每核 2 MB L2。Vera 的 L3 明显少于英特尔最高规格的至强 6 与 AMD Zen 5 芯片；实际上整机 L2 总量还大于 L3。这大概与英伟达的互连有关：L3 以 mesh 形式分布在整块裸片上。
下图是 Olympus 微架构布局。英伟达此前已披露过若干亮点，例如 10 路指令译码与神经分支预测器；如今借助 Vera 白皮书，我们得以看到完整架构视图。
（图片来源：英伟达）
前端从英伟达的神经分支预测器起步，据称每周期可跑两条分支且“零惩罚”。神经分支预测的研究可追溯到上世纪 90 年代末，但英伟达称其方案是“新颖”的神经分支预测器，或许建立在 BranchNet 一类既有研究之上。
BPU 送入取指单元（Instruction Fetch Unit），其中有 64 KB L1 指令缓存，并装入可容纳 48 条指令的译码队列（内存/缓存布局后文再谈）。前端最后一级是 10 路译码，每个周期向执行引擎送入的指令数，多于 AMD Zen 5 微架构的 8 路译码。
过了前端，中段的重命名/分配引擎旨在依赖尚未就绪时仍保持指令流动。除了重命名与分配，指令还会经历值预测（可投机执行该指令），以及内存重命名：若能确定数据关系，则可在 load 进行的同时让指令继续推进。
（图片来源：英伟达）
执行引擎里，英伟达配置了 8 个简单算术逻辑单元（ALU）、2 个复杂 ALU，以及 4 个用于解析的分支单元。SIMD 方面，执行引擎包含面向 Arm 可扩展向量扩展（SVE）的向量簇：6 个向量单元支持 128 位 SVE 指令（FP8 精度），另有 2 个带密码学能力的向量单元，可处理 AES、SHA、SM3 等常见算法。推动数据进出的是 4 个 load 单元与 2 个 store 单元。
（图片来源：英伟达）
核心支持空间多线程（spatial multithreading），使 88 核的 Vera CPU 可提供 176 条线程。传统 SMT 按时间片共享执行，两条线程都能访问全部核心资源，并在并行执行时共用。空间多线程下，Olympus 核心的每条线程有专用资源：一条线程可高吞吐执行，另一条处理简单任务；也可作为两个相对独立的执行环境运行。
执行资源是划分开的，这解释了为何前端译码很宽。不过尚不清楚该 SMT 实现是否也能机会式抢占资源——尤其是在英伟达描述的场景里：一条线程冲吞吐，另一条做小任务。
10 路译码、神经分支预测与空间多线程之外，Vera 上或许最关键的架构点是英伟达第二代可扩展一致性结构（Scalable Coherency Fabric，SCF）。它支撑英伟达采用整块裸片、而非 chiplet 的路线：末级缓存在裸片上以 mesh 分布，用本地化 L3 规避跨 CCD 延迟惩罚。
（图片来源：英伟达）
该 mesh 通过一系列一致性交换节点（Coherency Switch Nodes，CSN）分发数据，在核心与 164 MB 分布式 L3 之间充当路由点。这些路由点还把核心与 L3 连到内存系统、I/O，以及用于芯片间缓存一致性通信的 NVLink-C2C。英伟达把 Vera 与 AMD EPYC 9755 对比的基准显示：AMD 在簇内的核到核延迟可略低，但 Vera 在整颗裸片尺度上的核到核延迟明显更好——符合预期。
英伟达称 Vera 内 SCF 带宽达 3.4 TB/s，有利于更快的核间通信，尤其是跨裸片遍历时。不过 Vera 也支持内存系统资源划分与监控（MPAM），可在多租户环境中对部分 L3 做划分。
Vera 采用 SOCAMM2 LPDDR5X——相对较新的进展，竞争对手尚难受益。借助 SOCAMM2，LPDDR5X 在模块化与容量上接近传统 RDIMM，功耗却低得多。
内存最高可跑 9600 MT/s，合计带宽 1.2 TB/s、每核 14 GB/s，是 Grace 带宽的两倍。Vera 板卡支持 8 条 SOCAMM2，容量从 256 GB 到 1.5 TB。英伟达称“满配”内存子系统功耗约 30W 到 40W，视容量而定。
I/O 方面，Vera 支持 PCIe 6.4，每 CPU 88 通道，可分叉至 x2；并支持 CXL 3.1。
与 Grace 不同，Vera 纳入 Arm 机密计算架构（CCA）与 Realm 管理扩展（RME），包括设备分配与相干设备分配，对虚拟机隔离关键的多租户环境是利好。英伟达还为相干设备实现 TDISP，支持 GPU 与 PCIe 设备之间的加密通信。
Vera Rubin NVL72、BlueField 与 NVLink
（图片来源：英伟达）
英伟达已在向合作伙伴送样独立形态的 Vera，并表示会继续这样做；但愿景是端到端方案，覆盖自家 CPU、GPU、交换机、网卡乃至机架规格。这些并非全部由英伟达规模化自造——与桌面显卡类似，英伟达提供可采购的 MGX 参考设计，合作伙伴也推出自有机架：有的严格按英伟达规格，有的更定制。
每个托盘有两颗 Vera Rubin 超级芯片，每颗是 1 颗 Vera CPU 配 2 颗 Rubin GPU，故每盘 2 CPU + 4 GPU。前端划出三个舱位：MGX 设计两侧各一颗英伟达 ConnectX-9 SuperNIC，中间是 BlueField-4 DPU。关键在于：设计里没有软管，也没有风扇；全液冷，整盘只有两根线缆。
（图片来源：英伟达）
英伟达演示了这一少线缆设计：Vera Rubin 超级芯片在滑轨与锁止机构上几秒内即可抽出或推入。公司称组装机架不到几分钟，且全由机器人完成，与 GB200、GB300 托盘大相径庭。
GB200 与 GB300 托盘密度很高，但也塞满线缆与软管。英伟达称这严重拖慢生产，最终造成量产问题、延误铺货。公司表示 Vera Rubin 大体少线缆的设计不会重蹈覆辙。Grace Blackwell 托盘人工组装约两个半小时；Vera Rubin 托盘据称 5 分钟内完成，且全自动机器人作业。
（图片来源：英伟达）
每个托盘需散掉数千瓦热量，英伟达称可用干式冷却（dry cooling）做到。数据中心液冷并不新鲜：要么外挂冷水机组（本质上是空调），要么蒸发冷却——风扇把水蒸发过网，无需压缩机。Vera Rubin 用的是“干式冷却”，最高进水温度 45 摄氏度。
英伟达称，在进水 45 °C 时托盘可跑满性能，从而在最高约 100 华氏度（约 38 °C）的环境中运行而无需额外耗水。托盘本质上像放大版消费级一体式水冷（AIO）闭环：水从托盘流出到数据中心外，经散热器由风扇带走热量。水泵与风扇会多耗一些电，但远不及蒸发方案或冷水机组。
结果是托盘完全无风扇，运行基本无噪声，也不挤占当地水务设施——至少英伟达这么说。美国许多数据中心所在地（德州、弗吉尼亚尤为突出）夏季轻易超过 100 °F，仍可能需要某种备用冷却。英伟达称外部温度上限可因条件上调——例如降功耗、用更高效换热器——但正常条件下，100 °F 是上限。
需要说明：Vera Rubin 托盘并非强制采用这种干式冷却；硬件只是能够在 45 °C 进水温度下提供满性能。
（图片来源：英伟达）
除 NVL72 设计外，英伟达还有 Vera 独立部署：把每个托盘收成一系列 SOCAMM2 插槽与 Vera 芯片。在英伟达 48U 的 MGX 设计中，独立 Vera 部署单机架最多可装 256 颗 CPU。
（图片来源：英伟达）
横向扩展通信的底座是英伟达第六代 NVLink：以机架内交换机形态部署，经 NVLink 脊背（spine）连到计算托盘。上图单独展示了脊背，其中细铜线总长超过两英里，让机架内每个托盘彼此通信。
（图片来源：英伟达）
把存储、网络、安全与遥测操作本地化的是英伟达 BlueField-4 DPU。Vera Rubin NVL72 计算托盘含 1 颗 DPU 与 2 颗 ConnectX-9 网卡，以尽量拉高 CPU/GPU 利用率。关于 BlueField-4 的更多内容，可参阅我们 GTC 期间的报道。
来源：https://www.tomshardware.com/pc-components/cpus/nvidia-spills-the-beans-on-vera-cpu-spec-benchmarks-revealed-olympus-architecture-detailed-and-more
