芯片，越做越大！

六十年来，半导体产业最核心的尺子一直是纳米。从90nm一路下探至2nm，晶体管的微缩直接决定了芯片的生死存亡。然而，AI时代为产业递上了第二把至关重要的尺子——Reticle（光罩倍数）。

8月11日，在2026 OCP APAC Summit上，台积电先进封装技术暨服务副总经理何军透露：台积电已成功量产5.5倍光罩尺寸的CoWoS封装，良率稳定维持在98%以上；未来将进一步冲刺14倍甚至更高倍数的光罩尺寸。

实际上，早在今年4月台积电公布的技术路线图中，这一演进已给出了明确的时间表：14倍光罩尺寸的CoWoS计划于2028年量产，可集成约10颗大型计算Die和20颗HBM；到2029年，封装尺寸还将突破14倍光罩的限界。

这是一个相当夸张的数字，因为台积电此前披露，一个标准光罩尺寸对应的面积大约为830mm²，如果只是进行简单的面积折算，那么14倍光罩已经进入超过1.1万mm²的尺度，当然这里所谓的“14倍光罩”并不是指真的制造一张面积扩大14倍的光罩，而是在描述整个先进封装的中介层、RDL和Chiplet集成范围，已经横跨十几个单次光刻曝光区域。

从最初的1倍、2倍，到3倍、5.5倍，再一路奔向14倍，一个越来越明显的趋势是，先进封装正在迅速“膨胀”。

过去，提升芯片性能最直接的办法，是采用更先进的制程，把更多晶体管塞进同一颗Die里，但这种方式并不能无限持续，单颗芯片能够做到多大，本来就存在一道非常明确的物理边界，也就是所谓的光罩极限（reticle limit），因为先进光刻机一次曝光能够覆盖的面积有限，所以无论晶圆本身有多大，一颗单片Die都不可能无限制扩张，而当晶体管数量、计算单元和片上缓存继续增加时，芯片设计最终一定会逼近这一极限。

英伟达Blackwell就是一个非常典型的例子，它已经不再尝试把所有GPU逻辑全部塞进一颗不断膨胀的巨型Die，而是采用两颗接近光罩极限的计算Die，再利用NV-HBI高速接口将二者连接起来，使其在软件和系统层面表现得更接近一颗完整GPU；到了Blackwell Ultra，这种双Die架构依然延续，而两颗reticle-size Die之间的互连带宽已经达到10TB/s。

英伟达Grace Blackwell Ultra 超级芯片

（图源：NVIDIA）

这实际上揭示了Chiplet最基础的一层逻辑：既然一颗Die已经无法继续无限做大，那么就把过去的一颗芯片拆成多颗Die。

但Chiplet解决了单颗Die的光罩极限之后，很快又带来了第二个问题——这些越来越多的Die究竟应该放在哪里，以及如何让它们之间拥有足够高的通信带宽？

尤其对于AI加速器来说，需要增加的远远不只是计算Die，因为随着模型参数规模、上下文长度以及推理吞吐量继续增长，AI芯片对于显存容量和内存带宽的需求同样快速上升，因此计算Die数量增加的同时，HBM数量也在不断增加，而这些计算Die、HBM以及I/O Die之间又必须保持极高的通信速度。

于是就出现了一个看起来有些矛盾、实际上却决定了今天先进封装发展方向的现象：计算芯片虽然因为Chiplet被不断“拆小”，但是整个系统却因为Die数量越来越多而不断“做大”。

这也正是为什么台积电规划中的14倍光罩CoWoS，需要容纳大约10颗大型计算Die以及20颗HBM，因为未来一颗顶级AI加速器真正需要解决的，已经不再只是“如何制造一颗更大的GPU”，而是如何把几十颗拥有不同功能的Die，以足够低的延迟、足够高的带宽和足够高的能源效率连接在一起，重新组合成一颗系统级的“超级芯片”。

封装尺寸从1-2倍光罩扩张至14倍，绝非简单地将原有结构按比例拉大。

台积电CoWoS最经典的技术路线是CoWoS-S，也就是把GPU、CPU、ASIC和HBM等芯片共同放在一块面积很大的硅中介层上，再利用硅中介层内部非常细密的金属布线实现高速互连，这种方式的优势非常明显，因为硅本身拥有成熟而精细的半导体加工能力，能够提供非常高的布线密度，但是它同样存在一个天然问题：当系统越来越大时，硅中介层本身也必须越来越大。

目前台积电CoWoS-S的硅中介层最高已经做到大约3.3倍光罩、约2700mm²，但如果为了适应下一代AI加速器继续简单扩大完整硅中介层，那么无论制造成本、晶圆利用率、缺陷概率还是最终良率，都会随着面积增加迅速恶化，因此台积电也已经明确表示，对于超过3.3倍光罩的更大封装，更推荐使用CoWoS-L或者CoWoS-R。

于是台积电实际上已经改变了思路，不是继续让所有互连区域都建立在一整块巨大硅片之上，而是只在真正需要极高互连密度的位置保留硅。

这正是CoWoS-L的关键所在。

与CoWoS-S相比，CoWoS-L底部不再使用一块覆盖整个封装的大型完整硅中介层，而是采用面积更加容易扩张的molding和RDL再布线结构作为主体，同时在计算Die和HBM等真正需要高密度互连的位置嵌入尺寸更小的LSI，也就是Local Silicon Interconnect，从而把“大面积互连”和“高密度互连”这两件过去必须由一块硅同时完成的事情拆开处理。

CoWoS-S：2012年投产，其硅中介层尺寸最大可达光罩尺寸的3.3倍（图源：台积电）

CoWoS-L：台积电首款3.5倍光罩尺寸，2024年起量产（图源：台积电）

如果用一个更容易理解的比喻来说，过去的CoWoS-S相当于修建一座城市时，在整座城市地下全部铺设高铁线路，而CoWoS-L则变成普通区域使用成本更低、面积更容易扩大的普通交通网络，只在计算Die和HBM之间这些真正拥有巨大通信流量的核心区域铺设高速铁路。

这样一来，既能够保留局部硅互连的高密度和高性能，又不必承担制造一整块超大型硅中介层所带来的成本和良率压力。

台积电的3.5倍光罩CoWoS-L已经在2024年进入量产，此后又继续向5.5倍光罩扩张，因此从3.3倍走到5.5倍，再继续冲向14倍，背后的关键并不是简单意义上的“封装面积扩大了多少”，而是台积电为了让封装能够继续扩大，已经开始重新设计先进封装本身的基础架构。

英特尔走得最早的一条路线就是EMIB（嵌入式多芯片互连桥），它的思路甚至比CoWoS-L更加直接，如下图所示，EMIB不再使用一整块大型硅中介层，而是在真正存在高速Die-to-Die互连需求的位置，在封装基板中嵌入一小块硅桥，从而既获得接近硅中介层的高密度互连能力，又绕开大尺寸硅中介层在制造面积、成本和良率方面的限制。

英特尔EMIB结构（图源：英特尔）

2026年7月，英特尔披露其先进封装目前已经能够达到8倍光罩尺度，并计划在2028年推进至12倍以上，而EMIB、EMIB-T以及Foveros等技术，也正在成为英特尔突破光罩极限、同时连接横向Chiplet与纵向3D堆叠的核心技术组合。

三星实际上也在沿着类似方向前进，其I-CubeS依然采用完整硅中介层，目前已经提供3.3倍光罩解决方案，可以集成先进逻辑芯片以及最多8颗HBM。但是面向尺寸更大的AI封装，三星又开发了I-CubeE，通过RDL interposer与embedded silicon bridge，也就是嵌入式硅桥替代传统完整大型硅中介层，按照三星此前披露的数据，这种架构能够支持超过4倍光罩的封装尺寸，同时还可以降低相对于传统硅中介层方案的制造成本。

三星I-CubeS与I-CubeE的对比图（来源：三星）

因此，如果把几家的技术路线摆在一起，实际上会看到一种非常清晰的工程逻辑：台积电CoWoS-L采用RDL+LSI，英特尔EMIB采用有机基板+局部硅桥，三星I-CubeE采用RDL+嵌入式硅桥，虽然三家公司给自己的技术起了完全不同的名字，但是背后的核心思想几乎一致：去掉那块越来越昂贵、越来越难制造的完整大型硅中介层，只在真正需要高速互连的区域留下硅。

因为一旦AI芯片从3倍、5倍一路进入10倍甚至14倍光罩尺度，一整块面积巨大的硅板不仅在技术上越来越困难，在经济性上也会越来越难以成立。

当然，如果平面面积不断扩大最终还是会遇到封装尺寸、基板尺寸、信号延迟以及系统散热等问题，那么行业自然还会寻找另外一个方向，也就是不再只沿二维平面继续扩张，而是开始向垂直方向堆叠。

这也是为什么在2.5D先进封装快速增长之后，3D IC的重要性正在进一步提高。CoWoS、EMIB解决的是“怎么把更多Die并排放在一起”，而3D堆叠解决的是怎么把原本需要平铺的Die直接叠起来，从而进一步提高单位封装面积内能够容纳的硅面积和计算能力。

Broadcom的3.5D XDSiP就是一个非常典型的例子。2026年2月，Broadcom宣布，已开始交付业界首款基于其3.5D超大尺寸系统级封装（XDSiP）平台打造的2纳米定制计算SoC。

XDSiP它把传统2.5D封装与Face-to-Face 3D堆叠结合在一起，仅将最核心的计算单元采用昂贵的高阶先进制程打造，而将其余逻辑电路下沉至性价比更高的成熟制程节点作为底座，再通过 3D 垂直堆叠将其高效整合。这种做法不仅能在更小的封装尺寸与中介层面积内容纳更庞大的算力集群，更大幅缩短了互连路径以提升能效比；同时，通过异质节点拆分降低了整体制程成本，并借助封装尺寸的缩减缓解了困扰行业已久的芯片热翘曲（Warpage）难题。目前Broadcom披露的XDSiP已经可以在一个封装内部集成超过6000mm²的硅面积，并同时配置最多12颗HBM。

台积电自己的答案则是SoIC，也就是通过混合键合进一步缩短上下层Die之间的互连距离，根据何军此次披露的数据，相比传统连接方式，SoIC能够提供超过50倍的互连密度以及5倍的能源效率，而键合间距也正在从2025年的6μm进一步推进至2029年的4.5μm。

因此未来顶级AI芯片的发展，很可能不会简单选择二维或者三维中的某一个方向，而是把两种路线结合起来，通过Chiplet进行功能拆分，通过CoWoS完成超大尺寸横向集成，再通过SoIC实现部分芯片纵向堆叠，最终形成二维不断扩张、三维不断增高的复杂系统。

这实际上才是台积电所谓3DFabric最终想要构建的技术形态。

不过，如果只是把14倍光罩理解成“封装面积做得更大”，就想的太简单了。对于先进封装来说，面积越大、Chiplet越多，真正困难的并不是如何把这些芯片在版图上摆进去，而是如何让几十颗昂贵的Die在经过封装之后，依然能够以足够高的良率、足够一致的性能以及足够长的寿命稳定运行。

首先就是良率。

一颗传统SoC出现缺陷，最终损失的可能只是一颗芯片，但是如果一个14倍光罩封装中同时包含10颗计算Die、20颗HBM以及大量I/O、互连和其他功能Chiplet，那么任何一颗关键Die出现问题，都可能影响整个价值极高的封装，因此随着Chiplet数量不断增加，先进封装真正面对的已经不再只是传统意义上的Known Good Die问题，而是如何在大量合格Die之间进一步选择最适合彼此组合的器件。

这也是何军此次特别强调裸片匹配（die matching）的原因，因为不同晶圆、不同批次甚至同一片晶圆不同位置制造出来的Die，在功耗、频率、漏电、电气特性以及温度响应上都会自然存在一定差异，而当几十颗Die被集成到同一个系统中之后，如果这些差异没有得到充分控制，就可能出现局部性能短板、功耗不均甚至热分布失衡，因此客户会通过非常复杂的算法要求台积电进行测试、分档和配对，再从庞大的全球制造网络中寻找最合适的Die组合。

何军把这个过程形容成经营“全球最大的线上交友服务”，客户会给出台积电非常复杂的匹配算法，而台积电则需要给每颗Die找到它的“灵魂伴侣”。这句玩笑背后的技术含义其实很深：未来先进封装所需要的已经不只是Known Good Die，而是进一步走向Known Matched Die。

第二个问题则是翘曲和机械应力，因为一个十几倍光罩规模的AI封装，本质上已经变成由硅、铜、ABF基板、模塑材料、HBM、底部填充材料、TIM以及散热盖板等多种材料组合而成的复杂机械系统，而这些材料的热膨胀系数、弹性模量和机械特性并不相同。

在封装面积较小时，不同材料热胀冷缩造成的尺寸差异通常还相对容易控制，但是当封装尺寸扩大到数千甚至上万平方毫米之后，同样的热膨胀系数差异会在更长的尺度上不断累积，最终形成更加明显的应力梯度与翘曲，而一旦封装不够平整，不仅会影响后续组装和焊接，还可能进一步影响微凸点、混合键合界面乃至芯片本身的可靠性。

因此到了14倍光罩这样的尺度以后，先进封装已经不可能再采用过去那种“芯片完成之后再交给封装工程师处理”的开发方式，何军此次特别提到，台积电正在与客户共同开发新的lid设计，并重新选择TIM热界面材料，以同时改善封装翘曲以及散热性能。

看起来只是一个散热盖板和一层导热材料，实际上它们已经成为整个芯片机械结构设计的一部分，因为盖板厚度、材料刚度、粘接方式以及TIM的厚度和机械属性，都会反过来改变封装内部Die承受的应力状态。

这也是为什么台积电现在越来越强调STCO，也就是System Technology Co-Optimization，系统技术协同优化，因为到了超大规模AI芯片时代，设计对象已经不再是一颗独立芯片，而是从计算Die、HBM、互连、中介层、基板，到供电、散热、TIM、lid甚至服务器系统边界条件组成的一整套系统。

最棘手的，可能还是热。

今天AI芯片面对的矛盾，已经越来越不是“晶体管能不能继续做出来”，而是如此庞大的计算系统需要的电究竟怎么送进去，以及产生的热又应该怎么拿出来。

当越来越多计算Die和HBM被塞进同一个封装之后，系统总功耗持续增长，而芯片彼此之间的物理距离却越来越近，更复杂的是，整个封装内部的功率分布并不均匀，计算Die、HBM和I/O Die拥有完全不同的功率密度，因此封装内部会自然形成局部热点和明显的温度梯度，而温度变化又会进一步影响材料形变、机械应力以及电气特性。

这意味着机械应力、翘曲和散热不再是三个可以分别优化的问题，而开始变成高度耦合的多物理场问题，例如TIM做得更薄可能有利于降低热阻，但同时可能降低机械容忍度；lid设计得更坚固有助于压制翘曲，却又可能改变芯片表面的应力分布，而为了降低供电损耗采用更加复杂的电源网络，又可能进一步改变基板布线、封装厚度以及散热路径。

因此，未来真正的先进封装工程，本质上已经变成一个需要电、热、力、材料和制造工艺同时优化的系统工程，这也解释了为什么何军此次会特别强调，单纯的元件级验证已经不够，未来必须把服务器、散热系统乃至整机环境提供的真实边界条件提前带入芯片和封装设计阶段。

何军还提到，台积电过去曾经遇到过同一颗芯片放入不同系统之后，晶粒边缘出现更严重崩裂的问题，而这样的失效在单独进行元件级验证时并不会暴露，这说明随着封装进入十几倍光罩时代，芯片可靠性已经越来越不能脱离系统环境单独讨论。

先进封装，正在吞掉一部分主板。

除此之外，还有一个很容易在讨论CoWoS扩产时被忽略的问题，那就是如此大规模的先进封装扩张，最终消耗的远远不只是更多CoWoS产能。

当AI芯片的封装尺寸从三四倍光罩继续走向十几倍光罩时，它同时需要更大尺寸、更高层数和更严格平整度要求的ABF载板，需要更多HBM，需要更高规格的铜材料、模塑材料、TIM和底部填充材料，也需要更高精度的封装设备和检测设备，因此整个供应链中任何一个看起来并不起眼的环节，都可能在某个阶段变成新的产能瓶颈。

何军此次也直接点出了HBM以及ABF基板供应的问题，而这实际上反映了过去几年AI硬件产业链非常明显的一个特点，即瓶颈正在不断迁移：GPU晶圆产能不足时，大家扩先进制程；GPU晶圆上来之后，瓶颈又转向CoWoS；CoWoS快速扩产之后，HBM又成为限制AI加速器出货的重要因素；而随着HBM继续增产，未来ABF基板、先进材料、设备乃至某一种特定工艺，都可能继续成为新的限制条件。

这也是台积电强调“supply-to-supply matching”的原因，因为14倍光罩CoWoS从来都不是台积电一家晶圆代工厂自己就能够完成的工程，它要求HBM厂商、ABF基板供应商、材料厂商、设备厂商、封装厂商、散热厂商以及最终系统客户几乎同步升级，而随着供应链多元化，又会进一步引入材料差异和工艺差异，从而反过来增加可靠性验证的复杂程度。

从几纳米走向光罩倍数，半导体行业正在经历一场从微观器件微缩到宏观系统集成的深刻重构。先进制程依然是算力的基石，但单打独斗的时代已经终结。先进制程 + Chiplet + HBM + 先进封装 + 3D堆叠构成的系统级扩展，正在为摩尔定律继续“续航”。而14倍光罩的意义可能比任何一个单纯的纳米数字，都更直观地体现出AI时代芯片竞争正在从单颗芯片有多强，走向整个系统能做多大。

半导体产业的上半场，是把更多晶体管塞进一颗芯片；而下半场，则是把更多芯片塞进一个系统。

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