鸿芯微纳展台全方位展示数字芯片全流程工具链及其成果，为参会者提供直观了解当前行业发展状况的机会和交流合作舞台。在此期间，鸿芯微纳非常荣幸地接待相关领导莅临巡馆及调研，展示企业多元化成果、商业应用案例、前沿技术和产业趋势等。工业和信息化部电子信息司郭力力副司长、上海市经济和信息化委员会俞文杰副主任及EDA²理事长、北京大学王润声教授等领导认真听取详细汇报与介绍，并针对未来的工作方向提出宝贵的指导意见和前瞻性建议。

鸿芯微纳布局布线工具Fantaisie®荣获第三届“中国芯”EDA专项金口碑产品奖。中国电子信息产业发展研究院院长张立先生，与EDA²副理事长、华为半导体CIO刁焱秋先生共同为第三届“中国芯”EDA专项金口碑产品奖获奖单位颁奖。

鸿芯微纳承办“数字物理实现与签核论坛”。通过分享最新研究成果与工程实践经验，促进关键技术突破与生态协同发展。

先进工艺下，传统的逻辑综合时序严重失真，降低PPA以及芯片研发效率。综合深度融合物理实现环境，打通前后端实现之间的壁垒，是大势所趋。需要一致的数据库，一致的时序模型，一致的逻辑/物理优化引擎。鸿芯微纳的综合产品与布局布线，时序签核，功耗签核，3DIC各产品在统一的数据库下有机地协同，提供高性能的数字实现平台。新工艺，3DIC，AI带来新的机遇和挑战，鸿芯微纳与各位同仁一起继续努力。

系统介绍鸿芯微纳自主研发的 Komponist® 3DIC设计平台，该平台覆盖从系统规划、物理实现到签核的完整3DIC设计流程。平台协同Partita®层次化设计、Fantaisie®布局布线、ChimeTime®静态时序分析、HesVesPower®功耗分析及热分析引擎，通过统一数据库实现系统级与芯片级布局的双向实时同步。

在系统规划层面，Komponist®支持自动Feedthrough插入、TSV规划、IO优化、芯片堆叠及2.5D中介层设计（含HBM自动布线与UCIe高速D2D自动布线），并原生支持3Dblox 2.0标准与背面设计（Backside Design）。平台内置材料管理器和模型生成器，可与第三方分析引擎无缝集成，同时提供3D时序调试器以加速关键路径收敛。通过案例分享，展示了3D设计在保持标准单元数量几乎不变的前提下，芯片面积可缩减24%–43%，时序性能（TNS）显著优于传统2D方案。平台将持续推进3D布局布线协同优化、混合键合优化I及3D异构集成等前沿能力，助力国产先进封装EDA生态建设。

传统 EDA 的 PPA 优化以人工试错调参为主，迭代速度慢、资源开销大，高度依赖资深工程师的经验积累。面对庞大的参数搜索空间、昂贵的全流程评估成本以及时序‑功耗‑面积之间复杂的权衡关系，传统工作流成为现代复杂芯片设计的主要效率瓶颈。本次演讲介绍 GIGADAS® 自主 PPA 优化平台，平台基于 Agent 智能体与贝叶斯优化 BO 闭环引擎，解析 EDA 设计状态、裁剪无效搜索空间、处理多目标权衡，并支持跨设计案例持续学习，实现智能化闭环优化。该方案将人主导的参数调试模式转变为 AI 辅助的自主优化模式，把工程师从大量重复性调参工作中释放出来，提升芯片设计整体效率，迈向自主智能芯片设计时代。

此外，鸿芯微纳深度参与IDAS大会不同主题分论坛演讲与讨论，与行业展开深度交流。

聚焦3DIC及Logic Folding数字实现的方法与挑战。随着芯片瓶颈由晶体管性能转向互连延迟、数据搬运和带宽，3DIC通过短互连、高密度垂直连接及异构集成提升系统效率。报告以 τ Scaling 为基础，引出Logic Folding，通过三维拓扑重组压缩关键路径通信时间。设计方法需从单Die独立优化转向跨Die协同，联合处理Partition、Placement、Routing、CTS、STA、功耗、热及ECO。当前商业EDA已具备Multi-Die规划与Signoff基础，但细粒度跨Tier优化仍待突破。未来应建立统一3D数据平台，结合快速反馈与Golden Signoff，形成可迭代、可增量、可签核的跨Tier联合优化闭环。

随着芯片工艺向先进节点持续演进，传统静态时序分析 STA 面临成熟工艺下未曾凸显的各类全新问题，器件与互连特性发生显著变化，传统时序库模型已经难以真实还原电路实际工作行为。本次报告围绕先进工艺下时序签核面临的核心难点展开，介绍工艺微缩给 STA 带来的整体挑战；剖析波形前向、反向传播效应，以及日益突出的串扰影响；探讨传统时序模型在新工艺下的局限性；介绍面向波形传播‑串扰耦合的统一签核实现方案；最后对时序签核技术未来发展方向做简要展望。