继第一期聚焦 FPGA 工程实践与行业应用之后，专业技术期刊《FPGA Horizons Journal》发布第二期内容（Issue 2，January 2026）。本期继续围绕 FPGA 开发全生命周期展开，覆盖安全加密、FPGA 架构优化、PCB 设计验证、HDL 工程管理、Vitis System Device Tree、辐射可靠性等方向，展现了当前 FPGA 技术从单纯逻辑设计向系统工程发展的趋势。

第二期编辑团队指出，现代 FPGA 开发已经不再只是 RTL 编写，而是涉及嵌入式视觉、机器人、网络通信、板级设计、验证以及软件集成等多个领域。FPGA Horizons London 25 活动也体现了这一点，共吸引 290 名参与者、28 家展商以及 21 场技术演讲。本刊延续这一务实理念，本期完整覆盖 FPGA 全设计生命周期：讲解 PCB 测试、信号完整性为何必须前置规划；介绍需求追溯、HDL 代码可复现化工程管理；同时解析现代 FPGA/SoC 在严苛工况下的落地方案，包含地面与航天抗辐射架构、基于 Vitis 设备树的多 FPGA 软硬件协同流程。除此之外，文章还探讨后量子密码、逻辑折叠等长期行业技术趋势，通过硬件架构挖掘芯片极限性能。

本期文章进一步关注 FPGA 设计流程中的关键问题，包括：

8 行业动态综述
12 主编马特・希尔伯特：后量子密码从理论课堂走向仿真测试平台
18 亚当・泰勒：逻辑折叠技术 —— 提升 FPGA 主频、缩小芯片占用面积
22 封面专题｜伯明翰大学弗朗西斯科博士：Hog 开源工具，Git 标准化管理 HDL 工程
28 AMD 皮埃尔博士：面向全辐射环境的高可靠 FPGA 与 SoC 设计
32 EmLogic 艾斯彭：基于 UVVM 需求追溯矩阵简化验证流程
38 E3 丹宾南：布局前信号完整性仿真的必要性
42 Opsero 杰夫：Vitis 系统设备树打通多 FPGA 协同开发链路

0. 行业动态综述

1 AMD Versal 射频系列芯片正式量产

单芯片集成高性能射频采样 ADC/DAC、硬核 DSP 阵列、AI 引擎，面向下一代雷达、电子战、测试测量平台。

2 Vitis 2025.1 支持 Python/MATLAB 联合仿真

为 HLS、AI 引擎开发加速验证，可直接调用 Python、Matlab 完成功能仿真。

3 开源 FPGA 主机世嘉 Neptune 延期至 2026 年上市

GF1 Neptune 是基于 FPGA 复刻世嘉 Genesis+32X 一体化主机，原发售计划推迟。

4 QuickLogic 嵌入式 FPGA IP 获 Chipus 12nm 数据中心 ASIC 采用

该 eFPGA 硬核 IP 在 12nm 量产工艺上满足高速带宽、面积优化需求。

5 SEGGER 编程器新增比特流烧录功能

Flasher BitStreamer 工具扩展全系在线编程器，支持 FPGA 比特流一键烧写。

6 cocotb 2.0 正式发布

基于 Python 的验证框架重大版本更新，大幅简化测试平台编写、拓展可复用性。

7 Altera 与 AXISCADES 深化军工战略合作

结合 Altera 可编程逻辑与对方航空、军工、AI 系统开发经验，缩短项目周期。

8 4 美元开源开发板 Shrike-Lite 面世

瑞萨 FPGA + 树莓派 RP2040 单片机二合一，低成本原型验证。

9 莱迪思 MachXO5-NX 支持商用后量子密码标准

首款完整兼容 CNSA 2.0 后量子加密规范低功耗 FPGA，内置硬件信任根、全套加密硬件。

1. 后量子密码：FPGA 安全设计进入新时代

本期封面文章关注 Post-quantum cryptography（后量子密码，PQC）。

1980 年物理学家保罗・贝尼奥夫首次提出量子图灵机数学模型，证明量子力学可描述计算过程，量子计算概念自此走入大众视野。量子计算机依靠叠加态、纠缠两大独大量子特性，算力远超传统计算机；普通计算机使用二进制比特，量子比特可同时承载多状态，并行遍历海量解空间。

它有望攻克传统算力无法处理的难题：新药分子仿真、全球物流优化、破解现有加密体系。谷歌、Quantinuum、阿里巴巴均投入巨资布局量子计算赛道：谷歌主攻量子纠错，解决量子比特易损毁问题；Quantinuum 融合离子阱硬件与行业算法，面向金融、网络安全；阿里主打云端量子算力，把实验量子处理器接入公有云。

业内预估 2035 年前后，具备解密能力的通用量子计算机将问世，当下主流 RSA、ECC、ECDSA、EdDSA 公钥体系全部失效 —— 这类加密依赖大数分解、离散对数难题，肖尔算法可在多项式时间内破解。对称加密、比特流加密虽不会彻底失效，但需要更强密钥参数，安全启动、固件签名、密钥交换是风险最高的环节。

对于 FPGA 工程师而言，这并不仅仅是软件升级问题。

未来 FPGA 安全架构需要考虑：

更大的密钥和数据缓存；
新型密码算法硬件加速；
Secure Boot 和 Bitstream 加密升级；
可升级的 Crypto-agility 架构；
针对侧信道攻击的硬件防护。

NIST 已发布三项后量子密码标准：

FIPS 203 ML-KEM：格基密钥封装标准（CRYSTALS-Kyber），密钥尺寸远小于其他后量子方案，适配 FPGA DSP、LUT、BRAM 硬件加速密钥协商
FIPS 204 ML-DSA：格基数字签名标准（CRYSTALS-Dilithium），用于比特流、固件完整性校验
FIPS 205 SLH-DSA：哈希签名备用标准（SPHINCS+），无数学破解风险，作为长期安全兜底方案

三套标准配套参数集、互操作规范，提供从传统密码向后量子平滑过渡路线。ML-KEM 可高效映射 FPGA 运算单元，ML-DSA 保障硬件可信启动，SLH-DSA 适合最高安全等级信任根。

因此 FPGA 有机会成为后量子密码的重要硬件加速平台。

文章提出对 FPGA 设计的四点改变：

内存规划重构：后量子密钥、签名、密文尺寸远大于 RSA/ECC，前期 PCB、芯片选型必须预留更大缓存、总线带宽；
标准 IP 库新增专用运算内核：多项式乘法、数论变换 NTT、Keccak 哈希流水线成为通用硬件模块，边缘设备追求面积最小，服务器侧侧重并行低延迟；
密码敏捷模块化架构：算法、参数未来会迭代，加密单元必须模块化分层，固件可无缝切换加密方案，无需重制硬件；
侧信道防护升级：后量子算法泄露模型不同，需要常数时间运算、掩码硬件，不能仅靠软件规避功耗、电磁泄露攻击；
验证体系升级：测试平台集成 NIST 标准测试向量，量化密钥生成、加解密延迟、内存占用，支撑硬件选型。

文章建议 FPGA 系统不要直接进行一次性替换，而是采用：

Hybrid Cryptography（混合密码）

即同时支持传统 RSA/ECC 与 PQC 算法，为未来逐步迁移提供兼容路径。

NIST 后量子标准落地，标志密码体系正式进入量子安全时代。FPGA 天然适合加密硬件加速，但工程师需要重新规划内存、新增运算 IP、完善侧信道防护、模块化设计以适配长期迭代。提前布局参数化、模块化加密工程，才能贴合 NIST 时间线交付量子安全 FPGA 产品。

2. Logic Folding：利用 FPGA 高频优势降低资源消耗

第二篇值得关注的内容来自 FPGA Horizons 创始人 Adam Taylor，介绍了一种 FPGA 优化方法：

Logic Folding（逻辑折叠）

FPGA 设计普遍面临时序收敛、功耗、芯片面积、资源利用率难题。AMD Spartan UltraScale + 高性能架构提供一种优化思路：逻辑折叠，利用芯片高速逻辑阵列压缩硬件资源占用，同时满足吞吐量指标。

逻辑折叠核心原理

本质是时分复用：依靠更高工作时钟，缩减并行总线位宽，用多周期运算替代并行硬件。例：原 32 位总线 200MHz，折叠后 16 位总线 400MHz，总数据吞吐不变，硬件面积大幅降低。使用 AMD UltraFast 设计流程是逻辑折叠的前置基础，在修改现有工程前，代码必须贴合该规范。

UltraFast 设计核心规范

1 尽可能减少复位：SRAM FPGA 上电全局复位，大量寄存器初始值可在比特流固化；频繁复位会让综合器无法利用移位寄存器 LUT 存储；
2 优先同步复位，避免异步复位；
3 DSP、BRAM 等硬核前后必须加流水线寄存器：DSP48E2 输入预加寄存器、block RAM 输入输出寄存；

同时文章以 AMD Spartan UltraScale+ FPGA 为例，展示如何通过重新设计数据通路降低资源占用。

逻辑折叠依托新一代 FPGA 高速工艺，通过时分复用压缩硬件面积，在同等吞吐下选用更小芯片、降低静态功耗。配合 UltraFast 编码规范，时序更容易收敛，布线压力更小。

3. PCB 测试需要 Shift Left：从生产阶段提前到设计阶段

很多 FPGA 项目失败并不是因为 RTL，而是因为硬件测试阶段出现问题。

本期文章 "Why PCB testing needs to shift left to the design stage" 提出了一个重要观点：

测试不应该是 PCB 完成后的事情，而应该从设计阶段开始规划。

传统流程：

设计
 ↓
PCB生产
 ↓
样机调试
 ↓
发现测试困难

而 Shift-left 方法：

需求分析
 ↓
原理图设计
 ↓
PCB布局
 ↓
测试规划
 ↓
生产验证

提前考虑：

测试点(Test Point)
JTAG/TAP访问
Boundary Scan
电源控制
故障隔离

可以减少后期调试成本。

文章列举了一些实际问题：

例如：

JTAG 链无法初始化；
Boundary Scan 无法进入；
电源时序导致测试失败；
TAP 接口位置不合理导致现场维护困难。

对于 FPGA 板卡开发者，这一点尤其重要：

测试点位、旁路跳线硬件成本极低，但后期维修、返工节约大量开销，可测性设计必须作为硬件设计刚需。

4. H0G：让 FPGA 项目真正适合 Git 管理

FPGA 开发工具（Vivado/Quartus 等）生成工程文件存在硬编码绝对路径，直接提交 Git 会导致不同电脑打开工程错乱；IP 自动生成文件体积庞大、无需版本管理，人工筛选文件极易遗漏。CERN 研发 Hog 工具，基于 Tcl 脚本，无需额外 Python 依赖，直接在 FPGA 工具内置 Tcl 环境运行，实现工程可复现、比特流绑定 Git 提交哈希。

Hog 核心能力

1 自动区分需提交源码、自动生成中间文件，忽略冗余文件；
2 比特流嵌入 Git SHA 哈希，任何未提交修改会标记 “脏版本”，禁止发布；
3 仅需 Git + 原厂 FPGA 工具，无需额外软件，作为 Git 子模块引入项目；
4 统一工程配置 hog.conf，定义器件、编译参数、IP 路径；
5 内置 GitLab/GitHub CI 自动化脚本，一键构建工程；
6 跨厂商支持：AMD Vivado、Altera Quartus、Lattice Diamond、Microchip Libero。

基础使用流程

1 克隆仓库，Hog 作为子模块；
2 ./Hog/Do VIEW 查看工程全部源码文件；
3 ./Hog/Do CREATE 自动重建完整 Vivado/Quartus 工程；
4 GUI 修改工程后，一键同步更新 hog.conf 并提交 Git，否则生成脏比特流。

开源地址

示例仓库：gitlab.com/hog-cern/hog-examples
主项目：gitlab.com/hog-cern/hog

对于团队 FPGA 开发，这是非常值得关注的工程化工具。

5. FPGA/SoC 辐射可靠性：从太空到地面

随着 FPGA 集成度提升，辐射导致的错误已经不仅仅属于航天领域。

辐射效应概述

单粒子效应 SEE 是高能带电粒子撞击芯片敏感节点引发故障，随工艺缩小、集成度提升，地面高空、航空、卫星设备都会出现：寄存器位翻转、状态机卡死、大电流闩锁 SEL，轻则系统宕机，重则硬件永久烧毁。

主流分类：

1 SEU 单粒子翻转：存储 / 寄存器比特翻转，可 EDAC 纠错；
2 SET 单粒子瞬态：组合逻辑毛刺，锁存后演变为 SEU；
3 SEFI 单粒子功能中断：整机功能瘫痪，需复位恢复；
4 SEL 单粒子闩锁：寄生通路大电流，不切断电源会永久损坏。

三层防护体系

1 硅片层：抗辐照存储单元、比特交织、ECC 纠错、选择性三模冗余 TMR；
2 器件层：配置内存实时刷洗 CRAM、内置自测试 BIST，实时修复软错误；
3 系统层：外部三模冗余、投票逻辑、整机配置定期刷新。

AMD Versal 实测数据

1 通用处理器 PS：地球同步轨道 GEO 平均 6 年一次 SEFI，近地轨道 LEO 每年一次；99.99% 缓存 SEU 可硬件自动修复；
2 AI 引擎 AIe：4 万英尺高空每 6 万年一次 SEFI，数据通路错误降低 3.7 倍，适配星载 AI 推理。

验证手段

仿真故障注入仅作辅助，重离子、质子束辐照测试是行业标准验证方法，遵循 JESD89、MIL-STD-883、ISO26262 规范，必须上机实测才能精准评估容错方案。

行业真实辐射事故

1 2025 年空客 A320 高空辐射故障，6000 余架飞机停飞检修；
2 2021 龙飞船国际空间站出现辐射误报警；
3 比利时投票机宇宙射线误增四千张选票。

这说明：

未来 FPGA 可靠性设计不仅属于卫星领域，也会影响：

自动驾驶
工业控制
数据中心
高可靠 AI 系统

6. UVVM 需求追溯矩阵简化验证流程

军工、航空 FPGA 项目（DO-254 规范）强制需求双向追溯：每条需求必须对应测试用例，每条测试用例覆盖对应需求。传统手工 Excel 维护效率极低，UVVM 内置需求覆盖率工具，自动化生成追溯矩阵 RTM。

低效传统模式

一条需求单独写一套测试用例，100 条需求就要 100 次仿真，大量重复初始化，仿真耗时数十倍。

UVVM 标准化流程

1 导出需求 CSV 表格，标记需求编号；
2 测试用例内调用 API：initialize_req_cov()初始化、tick_off_req_cov(需求ID)标记覆盖、finalize_req_cov()结束；
3 仿真生成单用例覆盖率文件；
4 Python 脚本合并全部日志，自动生成：

合规需求清单

测试用例覆盖清单
未覆盖需求告警表
失败需求记录
复合需求处理

协议、大功能模块可拆分子需求，工具支持多层级追溯，兼容 DO-254 航空硬件合规标准，全球 27% FPGA 工程师使用 UVVM 验证框架。

7. 布局前信号完整性仿真的必要性

高速 DDR、PCIe4/5、万兆以太网如果等到 PCB 布线完成才做信号仿真，极易出现阻抗不匹配、插入损耗过大、串扰，导致改版重制。布局前置 SI 仿真在器件选型、叠层设计、过孔结构阶段提前规避风险。

四大前置仿真环节

1 器件选型：确认收发均衡 P/N 互换、通道反转、IBIS-AMI 仿真模型完备；无官方模型需选用等效替代，不能跳过仿真；
2 PCB 叠层与板材：FR4 高频损耗大，高速接口选用 Megtron6 低损耗板材，控制介质常数 Dk、损耗角 tanδ；编织玻纤会引发差分对内偏斜，可斜走线抵消；分层规划完整参考地层，保证回流路径连续；
3 全通道预仿真：芯片封装、连接器、背板、线缆完整链路建模，计算通道裕量 COM，预留制造公差余量；
4 关键结构电磁优化：BGA 出线、过孔、连接器过渡区域用 3D 电磁场仿真优化阻抗不连续点，形成标准化可复用布线结构。