在传统芯片设计流程中,工程师需要借助不同EDA工具完成设计、布局布线、仿真和验证。当检查工具发现DRC违规或LVS不一致时,工程师还要结合版图、网表、工艺规则和设计意图,判断问题究竟出在哪里,再决定如何修改。对于复杂的3D IC设计,这一过程更加棘手。多Die之间存在复杂的连接关系,堆叠方式、互连层和工艺规则相互影响,局部问题可能源于更早的设计决策。仅仅发现错误,并不意味着能够快速、准确地解决问题。赵毅博士展示的 AI 智能体 ChipsZ,尝试将这一过程交给 AI 协同完成。演示包含 LVS 和 DRC 两个独立案例:在 LVS 案例中,智能体读取 GDS 版图、网表以及堆叠和连接层等信息,分析检查失败的原因;在 DRC 案例中,智能体处理版图违规,并尝试完成相应修复。这类能力的意义,不只是减少工程师手动操作的时间,而是让AI开始参与问题分析与处理。不过,自动修复仍然只是第一步。真正值得关注的是,AI能否识别问题背后的成因:错误是来自设计本身、工艺规则理解偏差,还是布局布线算法产生了不合理结果?如果AI只能根据检查结果逐项修补,就仍然停留在局部优化;只有当它能够分析原因,并将结果反馈给设计流程甚至底层工具算法,才有机会形成更有价值的工程闭环。
3D IC设计需要的不是单点提速,而是全流程协同
3D IC的复杂性决定了,设计优化不能只看某一个环节。赵毅博士指出在异构集成场景中,芯片架构、Die间互连、布局布线、信号与电源完整性、热管理、可测试性和可靠性彼此关联。一个环节的局部优化,未必能带来整个系统的最优结果。例如,互连方案不仅影响信号传输,也会影响功耗、热分布和制造可行性;如果等到版图完成后才发现热密度或电流密度存在问题,往往意味着需要付出较大的返工成本。因此,赵毅博士强调,3D IC不能简单理解为传统芯片设计流程的延伸,而应被视为面向具体应用需求的系统工程。设计阶段就需要考虑制造工艺、封装结构、性能指标与可靠性要求,而不是等到后续验证环节再逐一补救。AI的作用,是帮助工程师在不同环节之间建立联系,让前一阶段产生的信息能够影响后一阶段的决策,并尽可能把后期才暴露的问题提前发现。这对EDA工具也提出了新的要求。未来的智能体不能只会调用工具,还需要理解工具的输入输出、设计约束与验证结果,并根据任务进展调整执行路径。多智能体协同可以将复杂任务拆分给不同的专业Agent,但任务拆分本身并不等于完成系统级优化。关键仍在于各环节能否共享信息、相互校验,并最终满足整体设计目标。