对于DC/DC电源转换器，效率始终是一个重要的设计指标。尤其在大电流应用中，工程师往往会先关注MOSFET的导通电阻（RDS(on)）。这个参数特别直观——导通电阻越低，电流经过MOSFET产生的导通损耗通常就越小。

但只看RDS(on)，有时候会得出错误的结论。

TI最近在一场关于DC/DC转换效率的技术讲座中，比较了两款相隔十多年推出的30A同步降压转换器。新一代产品采用的MOSFET导通电阻比老产品更高，但实测效率反而更好。究其原因，除了导通损耗，MOSFET开关过程、死区时间、体二极管反向恢复、栅极驱动、封装寄生参数以及外围电感和电容，都在消耗功率。

另外，众所周知，效率不是固定不变的，而是随着输入输出电压、负载电流、开关频率和温度变化。

讨论转换效率，首先需要明确输入功率和输出功率之间的关系。

DC/DC转换器的效率η，可以表示为输出功率与输入功率之比：η = Pout / Pin × 100%

其中，输出功率等于输出电压与输出电流的乘积，输入功率也同样如此。输入与输出功率之差，就是整个转换过程中产生的损耗。

以同步整流Buck转换器为例，功率损耗大致可以分为MOSFET导通损耗、开关损耗、体二极管相关损耗、栅极驱动损耗、控制电路自身功耗，以及外部电感、电容产生的损耗等等。

这些损耗随负载变化的规律并不相同。 

功率损耗的详细分类

在连续开关工作条件下，轻载时MOSFET导通损耗相对较小，开关转换、栅极驱动及控制电路等相关损耗往往占有更大比例。随着输出电流不断增大，导通损耗按照电流平方关系上升，逐渐成为重要的损耗来源。对于支持脉冲跳跃等轻载模式的转换器，情况还会有所变化，因为它们可以通过降低实际开关次数改善轻载效率。

先来看MOSFET导通损耗。

同步半桥Buck采用高侧和低侧两颗MOSFET。高侧MOSFET导通时，输入电源向电感和负载提供能量；高侧MOSFET关断后，低侧MOSFET为电感电流提供续流路径。

MOSFET导通时的损耗主要由导通电阻以及通过器件的电流有效值决定，基本关系是：

Pcond = IRMS² × RDS(on)

但高侧和低侧MOSFET的导通时间并不相同。

在理想连续导通模式下，同步Buck的占空比D可以近似表示为Vout/Vin，高侧MOSFET导通时间约占整个周期的D，低侧则约为1-D。

例如，将12V输入转换为0.85V输出，占空比只有约7.1%。高侧MOSFET在每个周期中只导通很短的时间，低侧MOSFET则承担了大部分续流工作。

如果暂时忽略电感纹波，两个MOSFET的导通损耗可以近似写成：

高侧：

低侧：

实际计算还需要考虑电感纹波电流。对于连续导通模式下近似三角形的电感纹波，电流均方值中还应增加ΔIL²/12这一项，其中ΔIL是电感纹波电流的峰峰值。

一般设计中，电感纹波电流可能选在平均电感电流的20%～40%这一量级，具体还要看电感尺寸、瞬态响应和纹波要求。纹波电流会影响MOSFET的有效值电流，也会带来额外的电感铜损、磁芯损耗和输出纹波。

还有一个容易忽略的地方：RDS(on)并非恒定值。

MOSFET的导通电阻通常会随结温升高而增大。数据手册中会给出不同温度下的导通电阻变化曲线，如果只使用25℃条件下的标称值计算满载损耗，可能低估实际发热。

尤其在大电流转换器中，导通电阻的温度变化与器件自身温升会相互影响，需要结合热设计一起考虑。

导通损耗相对容易理解，但开关损耗要复杂得多。

MOSFET虽然经常被看作理想开关，但它导通和关断依然需要时间。每次状态切换，都经历一个电流和电压发生变化的过程。

以同步Buck中的高侧MOSFET为例。

当栅极驱动电压VGS开始上升时，MOSFET起初仍处于关断状态。随着VGS达到阈值电压Vth，MOSFET逐渐形成导电沟道，漏极电流ID开始上升。

随后，VGS进入米勒平台附近。在这一阶段，栅极驱动电流有相当一部分用于改变MOSFET内部的栅漏电荷，漏源电压VDS从接近输入电压逐渐下降。

这一过程中，MOSFET两端仍有电压，同时又有电流流过，因而会产生瞬时损耗。

在关断过程中，情况则反过来。MOSFET的漏源电压上升，漏极电流逐渐下降，同样存在电压和电流交叠的区间。

对于硬开关条件下的简化估算，可以将高侧MOSFET的转换损耗表示为：

Psw ≈ 0.5 × Vin × I × (tr + tf) × fsw

其中，tr和tf代表相关开关转换过程的有效时间，fsw是开关频率。另外还需要考虑开通和关断瞬间不同的电感电流、寄生电容及换流过程。

从公式可以看出，减少MOSFET的转换时间，有助于降低单次开关损耗。但提高开关频率，则会让损耗在单位时间内积累得更多。

高、低侧MOSFET在这方面也存在差异。

在正常的正向电感电流条件下，低侧MOSFET通常可以借助体二极管的续流钳位，在漏源电压很低时完成开通，因此低侧MOSFET的电压、电流交叠损耗通常比高侧硬开关损耗小得多。

除了转换过程本身，MOSFET的栅极驱动也需要能量。

MOSFET栅极相当于一个需要反复充放电的电容。每次导通时，驱动电路需要为栅极提供电荷；每次关断时，这些电荷又需要释放。

工程上通常使用总栅极电荷Qg估算驱动损耗：

Pgate ≈ Qg × Vdrive × fsw

因此，对于同步Buck，还需要分别考虑高侧和低侧MOSFET的栅极电荷，以及驱动电路自身的损耗。

不过，为了降低RDS(on)，可以通过增大MOSFET有效沟道面积等方式提高导电能力，但器件的栅极电荷和寄生电容往往也会随之增加。

导通损耗降下来了，驱动损耗却可能变大。

尤其对于高频工作的DC/DC转换器，栅极电荷Qg、输出电容Coss以及栅极驱动能力，都会影响最终效率。因此使用面积更大的MOSFET未必是最佳选择，必须根据实际电压、电流和开关频率进行权衡。

除了MOSFET导通和关断过程中产生的损耗，同步Buck还有一类很重要的损耗与死区时间有关。

高侧和低侧MOSFET不能同时导通。如果两颗MOSFET出现交叠导通，就可能形成从输入电源直接流向地的直通电流（Shoot-through），可能会造成器件损坏。

因此，同步Buck会在上下管切换过程中设置死区时间（Dead Time），确保一颗MOSFET关闭后，另一颗才开始导通。

死区时间越短越好，但要保证安全性。

MOSFET关断后，电感中的电流仍然需要续流。在正向电感电流条件下，当上下管都处于关断状态时，低侧MOSFET的体二极管会承担这部分电流。

由于体二极管存在正向压降VF，续流过程会产生额外损耗。

对于一个死区区间，可以近似用下式估算：

Pdead ≈ IL × VF × tdead × fsw

实际同步Buck每个周期存在两个换流死区，需要分别考虑其持续时间和对应的电感电流。

举个简单的例子，假设体二极管正向压降为0.7V，续流电流为20A，死区时间为20ns，开关频率为1MHz，那么仅一个这样的死区区间就会产生约0.28W的平均损耗。

如果通过控制时序把这段时间缩短到5ns，对应损耗便可降至约0.07W。这个计算忽略了电流纹波和二极管动态特性，但足以说明为什么芯片厂商愿意花很多精力优化几纳秒的死区时间差。

除了体二极管的正向导通损耗，还有反向恢复损耗。

当低侧MOSFET的体二极管导通时，PN结内会存储少数载流子。随后高侧MOSFET重新导通，体二极管需要从正向导通状态恢复到反向阻断状态。

在这一过程中，会出现反向恢复电流，相关电荷通常用Qrr描述。

反向恢复损耗可以用输入电压、反向恢复电荷和开关频率进行近似估算：

Prr ≈ Vin × Qrr × fsw

这部分损耗主要与高侧MOSFET开通时的换流过程有关。

死区时间、体二极管正向导通和反向恢复之间存在直接联系。如果控制器能够精确控制上下管的切换时序，减少不必要的体二极管导通时间，就有机会降低这部分损耗。

TI在讲座中展示了两代30A同步Buck的死区时间波形。旧款TPS53355的一个测量死区时间为25ns，新款TPS54KC23则缩短到了7.2ns，降幅达到71.2%。

两者相差不到20ns，但在高频、大电流条件下，这种改善会反映到实际转换损耗中。

前面讨论的主要是MOSFET和芯片内部损耗，但在一个完整的Buck转换器中，外围器件也会影响效率。

先看电感。

电感损耗主要由绕组损耗和磁芯损耗组成。

绕组损耗首先来自线圈自身的直流电阻（DCR），其基本计算方式也是I²R。在大电流应用中，即使电感的DCR只有几毫欧，也可能产生比较明显的发热。

例如，30A电流经过一个DCR为1mΩ的电感，仅按直流电阻估算，绕组损耗就达到0.9W。

此外，随着开关频率提高，电感绕组还可能受到集肤效应和邻近效应影响，交流电阻会有所增加。实际绕组损耗不能始终只用直流电阻估算。

磁芯损耗则来自交变磁场。

随着电感电流不断上升和下降，磁芯中的磁通密度发生变化，产生磁滞及涡流等损耗。磁芯材料、磁通密度变化、开关频率以及温度，都会影响这部分损耗。

因此，两颗标称电感量相同的电感，即使DCR接近，在高频条件下也可能表现出不同的温升。

TI也指出，电感磁芯损耗通常比绕组直流损耗更难直接计算，需要借助电感厂商提供的损耗模型和选型工具。

再看电容。

输入电容需要承担开关过程中产生的脉动电流，输出电容则用于滤除输出纹波并支持负载瞬态响应。电容本身具有等效串联电阻（ESR），纹波电流流经ESR时会产生功率损耗。

陶瓷电容通常具有较低的ESR，而电解电容和部分聚合物电容的ESR相对较高。不过，ESR还会随频率和温度变化，实际选型需要参考对应的数据手册。

提高开关频率，往往可以使用更小的电感与电容，但无源器件的损耗和尺寸无关。特别是在大电流、高频应用中，电感DCR、磁芯损耗以及电容ESR都要考虑进去。

讲完损耗，再来看TI在讲座中给出的两代30A同步Buck对比。

TPS53355推出于2011年，采用5mm×6mm封装，高侧和低侧MOSFET的典型导通电阻分别为5mΩ和2mΩ。

2024年推出的TPS54KC23采用3mm×3.5mm封装，高侧和低侧MOSFET导通电阻分别为5.8mΩ和2.3mΩ。

新器件的导通电阻分别增加了约16%和15%。

但TI将两款器件配置在12V输入、0.85V输出、800kHz开关频率条件下，并使用相同的电感、输出电容及负载条件进行比较。

结果显示，TPS54KC23在测试负载范围内取得更好的转换效率——满载时新器件少耗散约0.25W，半载时少耗散约0.5W。

这个结果和RDS(on)表现相反。主要因为两代产品的其他损耗项也发生了变化，包括开关转换时间、死区控制以及封装寄生参数等。

这与功率MOSFET制造工艺的发展有关。

MOSFET的导通电阻与栅极电荷之间存在权衡关系，因此功率器件经常采用RDS(on)与Qg相关的品质因数（FOM）评价器件性能。

TI在讲座中展示了其不同代际制造工艺的对比。以较早的250nm工艺为基准，将归一化FOM定义为1，后续65nm工艺对应的归一化FOM降至0.4。

这个数字并不代表实际转换器损耗的比例，而是说明随着器件工艺改进，MOSFET在导通电阻和电荷特性之间可以取得更好的平衡。

封装技术的演进同样重要。

早期许多功率器件通过金线或铜线键合，将芯片上的焊盘连接到封装引线框架。随着电流增大和开关速度提高，键合线自身的电阻与寄生电感会成为需要关注的因素。

倒装芯片（Flip-Chip）及铜柱互连等技术，可以缩短芯片与引线框架之间的电气路径，降低互连电阻和寄生电感。

与此同时，对称引脚布局也有助于缩短PCB上的高频电流回路。

以TPS54KC23为例，TI在器件两侧布置VIN和PGND引脚，形成对称的输入功率连接结构，也被称为Butterfly布局。输入去耦电容可以靠近相应引脚放置，有利于减小高di/dt回路的寄生电感。

寄生电感减小后，MOSFET可以在较快的转换速度下工作，同时减轻SW节点电压过冲和振铃问题。

TI还在讲座中介绍了TPS54KC23集成的钳位电路，通过改善开关节点振铃及相关控制过程，降低高速开关带来的电压应力。

从产品变化来看，新一代TPS54KC23的封装占板面积比TPS53355缩小了约65%，同时采用了D-CAP4控制模式，并支持差分远端电压检测等功能。

回到效率问题，两代产品的对比说明，MOSFET的导通电阻只能反映其中一项损耗。对于完整的DC/DC转换器，开关特性、驱动控制和封装结构同样会影响最终表现。

追求更高转换效率时，工程师还需要面对另外几个约束：电源面积、开关频率、温升以及EMI。

TI使用同一颗TPS54KC23，设计了两套侧重点不同的评估电路。一套追求更小的PCB面积，另一套优先考虑效率。

小尺寸设计采用1.4MHz开关频率，高效率设计则使用800kHz。

提高开关频率的好处，是可以减小满足纹波要求所需的电感，以及其他更小的外围器件。

但开关频率提高后，MOSFET在单位时间内需要完成更多次开通和关断，栅极驱动损耗、开关转换损耗以及部分无源器件交流损耗也可能增加。

TI的TPS54KC23EVM评估板手册给出了两套默认方案在12V输入、0.8V输出下的测试数据。

小尺寸版本的峰值效率为83.3%，对应负载电流15A；高效率版本的峰值效率达到89.1%，对应负载电流8A。

温升结果也有所不同。

在30A负载、室温环境及15分钟热稳定测试条件下，小尺寸版本的IC壳体温度达到128℃，高效率版本为97℃。两者相差31℃。

需要注意，两种方案不仅开关频率不同，外围电感和PCB布局也有所区别，因此不能把全部温差都归因于开关频率。

这还涉及热设计中的另一个问题：芯片的结温并不只由自身功耗决定，封装热阻、PCB铜箔面积、层数、散热路径及周围器件的热量也会影响实际温升。

还有开关节点振铃。

为了降低开关转换损耗，设计者可能希望提高MOSFET的开关速度。但开关速度越快，电压和电流变化率越大，就越容易激励封装及PCB寄生参数形成的LC振荡。

结果是在SW节点出现过冲与振铃，进一步增加器件电压应力，并可能恶化EMI。

降低振铃有多种工程方法。例如，对于采用外置MOSFET的控制器，可以通过栅极电阻调节开通速度；部分转换器允许在自举电容回路加入电阻，适当减慢高侧MOSFET的开通速度。

还可以在SW节点配置RC Snubber缓冲吸收电路，抑制寄生振荡。

但这些办法往往也有代价。减慢开关速度可能增加转换损耗，Snubber则会额外消耗功率。

TI建议，在PCB设计阶段为相关阻容器件预留焊盘，根据实际测试波形决定是否安装，这种做法在电源样机调试中相当实用。

芯片厂商则可以进一步通过封装优化、内部钳位电路和驱动控制，减少工程师在效率与振铃之间必须作出的妥协。

如何评估一颗转换器的实际效率？

TI在讲座最后使用WEBENCH工具，演示了如何在给定输入电压、输出电压、负载电流以及开关频率的条件下，建立DC/DC设计方案，并分析损耗组成。

通过损耗分析，可以初步了解功率MOSFET、外部电感及其他器件的损耗分布，也能够查看效率随负载电流变化的曲线。

不过，仿真和计算模型并不能覆盖所有实际损耗。

例如，TI指出其演示中的WEBENCH电感损耗计算主要考虑绕组直流电阻产生的I²R损耗，没有完整计算磁芯交流损耗。对于高频、大纹波电流设计，这部分仍需要借助电感厂商提供的工具进行分析。

实际评估时，还应考虑负载范围是否匹配。比如一个转换器在满载条件下效率很高，但轻载时不一定同样表现；高效率工作的约束与最小PCB面积工程约束也不相同。

对于工程师来说，RDS(on)仍然是非常有用的选型参数。只是分析效率时，还需要仔细审查其他事项。诸如MOSFET栅极电荷、转换时间、死区控制、体二极管反向恢复、开关频率、封装寄生参数和外围器件损耗等。

另外，还应关注其在整个实际工作负载范围内的效率表现，以及对应的温升、尺寸和EMI。

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