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晶圆级封装 (WLP)总览

晶圆级封装 (WLP) 代表了一种特定的集成电路封装技术路线，其核心特征在于所有关键的封装工艺步骤均在硅片尚未被分割成单个芯片的整体状态下执行。在此技术框架下，早期的 WLP 设计方案明确要求封装的所有输入输出 (I/O) 接点必须完全且不间断地布局在单个芯片的物理边界轮廓之内（即扇入型设计），从而实现了真正意义上的芯片尺寸级封装结构。这种对完整晶圆进行顺序加工处理的模式，构成了扇入型晶圆级封装的基础。从系统集成的视角审视，这种封装架构的复杂度限制因素主要在于：如何在芯片下方有限的空间内有效容纳所需数量的 I/O 接点，同时确保后续的电路板布线设计具有可行性。特别是在持续追求器件尺寸微型化、集成电路工作频率不断提升以及制造成本持续降低的应用需求背景下，当传统的封装解决方案（例如引线键合或倒装芯片互连）难以满足这些苛刻要求时，WLP 技术提供了一种有效的替代路径。

图1 使用WLP的异构集成

一、晶圆级芯片级封装（WLCSP）

晶圆级芯片级封装（WLCSP）在2000年左右出现，主要局限于单芯片封装。根据封装的性质，WLCSP集成多个组件的能力有限。图2显示了基本单芯片WLCSP的简单图像。

图2 基础单模

在此之前，大多数封装工艺都是机械的，如研磨、锯切、引线键合等。封装工艺步骤主要在芯片单片化后进行，如图3的简化工艺流程所示

图3 传统封装工艺流程

WLCSP是晶圆凸块的自然延伸，自20世纪60年代以来，IBM一直在使用晶圆凸块。主要区别在于使用比传统凸块管芯更粗间距的大焊球。与之前的封装不同，几乎所有的WLCSP封装工艺步骤都是并行完成的，同时仍然是晶片形式，而不是如图3所示的一系列步骤。图4显示了简化的图示。

图4 晶圆级芯片级封装（WLCSP）工艺流程

晶圆级芯片尺寸封装（WLCSP）因其将芯片直接作为封装本体的特性，成为可量产的最小封装形态；基于显著的尺寸缩减优势，该技术已广泛应用于小型移动设备领域。早期版本仅通过在芯片焊盘上制备特殊可焊性金属层（凸点下金属化，UBM）并植球实现基础封装功能。然而，随着器件复杂度的提升，必须引入金属再分布布线层（RDL）以实现焊球与原始焊盘的解耦布局，这导致WLP封装尺寸与结构复杂度同步增长。尽管此类封装仍属单芯片解决方案，但通过开发新型工艺、材料及结构，成功实现至少一枚减薄芯片以"负鼠式"倒装贴装于主芯片下方——该次芯片精确嵌入既有焊球间隙内，其厚度经优化设计确保WLCSP整体贴装后仍保持足够的底部空间余量。如图5所示，此结构成为早期异构集成WLP的典型代表之一。

图 5 WLCSP，第二个模具安装在下侧

随着用于3D应用的硅通孔（TSV）技术的发展，可以在WLCSP中形成TSV，提供双面连接。虽然TSV集成使用“先通孔”和“后通孔”工艺，但在WLCSP的情况下，采用了“最后通孔”的方法。这种集成使得能够在主WLCSP管芯或其他组件（如无源器件）的顶部安装第二个管芯。该工艺已被MEMS行业用于在MEMS管芯上安装逻辑或模拟管芯，反之亦然，如图6所示。这成为WLCSP异构集成复杂性的另一个层次.

图6 WLCSP硅通孔双面安装

此类集成方案已率先应用于移动端CMOS图像传感器封装，近期更延伸至汽车电子传感领域。基于电气互连路径缩短、封装尺寸微型化及低成本优势，采用硅通孔（TSV）的三维晶圆级芯片尺寸封装（3D WLCSP）正逐步取代传统板上芯片（COB）封装技术。与大多数汽车级应用类似，该技术面临的核心挑战在于满足严苛的可靠性标准：如图7所示，专为汽车CMOS图像传感器背面照明（BSI）设计的封装结构，其尺寸为5.82mm×5.22mm、厚度850μm，采用深宽比3:1的TSV技术，硅材料占封装体积比例高达99.27%。

图7 （a） CIS-WLCSP结构的三维视图；（b）CIS-WLCSP的横截面。

随着工艺节点持续微缩及晶圆级芯片尺寸封装（WLCSP）尺寸增大，可靠性与芯片-封装交互作用（CPI）面临更严峻挑战。这不仅涉及封装本体的可靠性表现，更需应对制造完成后在运输、操作直至电路板贴装等后续流程中可能引发的负面效应。为响应业界对侧壁防护日益增长的需求，颠覆性技术如扇入型M系列产品（基于Deca技术授权）应运而生，推动六面(6S)防护体系成为保障高板级可靠性的行业金标准。当前市场仍由大型外包封测代工厂（OSAT）主导（日月光/矽品、安靠及长电科技），但近年台积电、三星等晶圆代工厂亦进军该领域并提供全流程解决方案；德州仪器、恩智浦、意法半导体等集成器件制造商（IDM）则持续构成WLCSP供应链的核心环节。

在超越摩尔时代的产业背景下，高密度封装技术正逐步主导晶圆制造的发展范式。随着半导体工艺逼近物理极限（英特尔CEO帕特·基辛格指出，摩尔定律演进周期已延长至三年左右），该技术通过重构芯片间互连架构，于系统层级实现了算力密度跃升、能耗效率优化及集成规模突破，成为延续芯片性能增长曲线的核心路径。

表1.先进制程的工艺指标

数据来源：IRDS，先进计算推进工作组专家咨询委员会和中国信息通信研究院，财通证券研究所

在芯片性能需求持续升级的背景下，高密度封装技术正加速渗透半导体产业链。其核心驱动力体现在：

技术维度：晶体管数量增加（与芯片面积呈正相关）仍是性能提升的主要路径，但前道制程面临双重制约—光刻掩模版尺寸的物理极限（通常≤858mm²）以及芯片良率随面积扩大呈指数级下降的趋势。在此背景下，先进封装通过超越平面集成限制（如2.5D硅中介层、3D-TSV堆叠）成为延续摩尔定律的关键路径。特别对于中国大陆半导体产业，在美日荷设备出口管制强化下，7nm及以下先进制程产业化受阻，高密度集成工艺（如Chiplet异构集成）正成为突破技术封锁的战略替代方案。

成本维度：随着制程节点向5nm及以下演进，单颗芯片设计成本激增至5.42亿美元（16nm节点仅1.06亿美元）。Chiplet技术通过将大尺寸SoC解构为模块化芯粒，采用差异化工艺节点独立制造（如计算单元用5nm、I/O单元用14nm），再通过先进封装实现系统集成。该模式使设计成本降低40%，良率提升20%，并缩短开发周期50%以上，显著优化全生命周期经济效益

纵观芯片封装发展历史，微型化、集成化为行业发展大趋势。现阶段也正逐步向FC、WLP、2D/3D等先进封装工艺迭代。如下图所示：

图1 芯片封装逐步向传统封装，向FC、WLP、2.5D/3D等先进封装工艺迭代

图2 FC、WLP、2.5D/3D等先进封装工艺技术对比

一、先进封装工艺介绍

Bump，RDL，TSV，Wafer为先进封装的四要素，具备任意一个均可以被称为先进封装。Bump（金属凸点）承担界面互连与应力缓冲的双重功能，RDL（重布线层）实现XY平面电气路径的拓扑重构，TSV（硅通孔）则完成Z轴方向的垂直互连集成，而Wafer（晶圆）作为集成电路基础载体，同时为RDL和TSV提供介质支撑与工艺平台。为适应高密度集成与微型化需求，技术发展呈现以下趋势：Bump尺寸与节距持续微缩至10μm以下，并逐步被Hybrid Bonding（混合键合）替代——该技术通过Cu-Cu原子扩散实现无凸点直接键合，消除界面物理障碍；RDL线宽/线间距（L/S）向亚微米级（<1μm）演进，支撑更高布线密度；晶圆尺寸向12英寸主流化发展（占比突破85%），提升单晶圆产出效率；TSV纵深比提升至10:1以上，通孔直径与节距同步缩小至微米量级，优化垂直互连效能。

图3 Bump 和 RDL 的发展趋势

1.1 凸点（Bump）：先进封装演化的基础

在先进封装技术体系中，凸点指通过定向制备工艺在芯片表面形成的导电性突起结构，直接或间接连接芯片电极。其核心功能是在倒装芯片键合中替代传统引线，实现芯片有源面向下与基板布线层的三维互连，同时承担电气互联、热管理传导及机械应力支撑三重作用。该技术源于IBM于1960年代研发的"可控坍塌芯片连接"（C4）方案，至今仍是球栅阵列封装（BGA）、芯片尺寸封装（CSP）及倒装芯片封装（FCP）等中高端封装技术的核心，支撑着高密度面积阵列互连的实现。

图4 凸点在先进封装中的使用

在凸点制造技术体系中，电镀法因其工艺成熟度成为主流方案，其技术路径可分为两类：预成型焊球置入法（如植球技术），通过精密设备将预制焊球定位键合至基板；直接成形工艺（以电镀法为代表），在晶圆表面直接构筑凸点阵列。电镀工艺凭借高度一致性及与IC/MEMS工艺的兼容性，支持多规格芯片的各类金属凸点（铜柱凸点、焊料凸点等）量产化制造。然而该技术需通过精确调控电镀液组分浓度（如Sn²⁺/Ag⁺离子比例）实现合金成分控制，且存在多工序复杂性——需在维持凸点结构状态下完成种子层刻蚀与阻挡层去除。

图4 电镀凸点工艺的流程

在芯片特征尺寸持续微缩及SoC/多芯片异构集成技术驱动下，I/O互连密度的提升推动凸点节距向亚50μm级别演进。尽管无铅焊料（如SAC305）微凸点制备工艺已相对成熟，但当凸点直径<20μm、节距<40μm时，焊料体积的急剧缩减将引发多重可靠性风险：界面金属间化合物（IMC）增厚速率提升300%（直径从20μm降至6μm时IMC生长速率从0.45增至0.58μm/min）；热循环应力下因CTE失配导致的疲劳裂纹扩展速度加快；跌落冲击中IMC脆性断裂概率上升。这些效应源于焊料微缩后表面扩散主导原子迁移，以及柯肯达尔孔洞（Kirkendall void）在薄层界面的加速形成。因此，焊料凸点主要适用于节距>100μm的中低密度场景。而铜柱凸点（Cu Pillar Bump）凭借其超高电导率（5.96×10⁷ S/m）、抗电迁移能力（耐受电流密度>10¹⁰ A/m²）及结构稳定性（剪切强度>15MPa），成为节距<50μm的高密度封装主导方案，支撑2.5D/3D IC和Chiplet集成的互连需求。

图5 倒装焊料凸点和铜柱凸点的结构

混合键合（Hybrid Bonding）通过单次键合工艺同步实现介电层（如SiO₂/SiCN）与金属层（Cu）的原子级互连，其核心机理为：介电层间通过范德华力键合提供机械支撑与电气隔离（键合能＞2.5 J/m²），金属Cu焊盘在热膨胀效应驱动下挤压扩散形成共价键（退火温度300–400°C），从而消除传统凸点（Bump）或引线，实现芯片垂直互连。该技术已适配倒装芯片（Flip Chip）、3D IC及晶圆级封装场景，具备三重优势：超高密度互连：互连节距突破至亚微米级（＜1μm），I/O密度提升5–10倍，支撑HBM等高性能芯片集成；工艺简化：介电材料直接替代底部填充剂（Underfill），降低封装成本15–20%；结构微型化：消除凸点使芯片厚度减少30%以上，热阻降低40%。当前Cu-Cu混合键合存在三类技术路径：晶圆到晶圆（W2W）：成熟应用于CMOS图像传感器（如索尼IMX260），通过同步键合整片晶圆实现＞99%良率，成为HBM量产核心方案；芯片到晶圆（D2W/C2W）：支持异构芯片（如InP HBT与Si CMOS）的尺寸/工艺差异化集成，通过等离子体活化与精准贴装（精度＜10nm）实现灵活异构集成，为AI芯片堆叠关键方向；晶圆级自组装：结合流体动力学实现多芯片并行键合，提升D2W效率3倍以上，处于产业化验证阶段。

图6 凸点键合和混合键合流程

1.2重布线（RDL）：延伸出晶圆级封装

RDL（Re-distributed layer）在晶圆表面沉积形成金属层和相应的介质层，并形成金属布线。对于传统封装方式，输入/输出（I/O）端口通常位于芯片边缘。在采用倒装芯片（Flip Chip）技术时，由于缺乏引线或引线过于密集，I/O 接触点的连接可能会受到限制。相比之下，重布线层（RDL）利用晶圆级的金属布线技术，将芯片上原有的I/O位置重新规划并调整排列，将它们重新布局到间距更宽的区域，形成平面阵列分布。这种布局使得芯片能够适应多种不同的封装形式。RDL 技术的主要优势体现在三个方面：首先，它能够替代部分芯片内部的线路设计，从而有效降低设计成本；其次，RDL 支持更多的引脚数量，提高了芯片的功能集成度；最后，RDL 能够提供更灵活的I/O触点间距和更大的凸点面积，这有助于减小基板与元件之间的应力，显著提升元件的可靠性。

图7 RDl 结构

RDL的制作主要依赖于电镀技术，然而，对于需要更细线宽和多层金属结构的场合，大马士革（Damascene）工艺则更为适用。电镀法的不足在于，在湿法刻蚀籽晶层时，铜线路本身也会被腐蚀，导致线宽变窄甚至可能脱落。特别是在线宽较小的情况下，如果刻蚀时间不足，籽晶层和阻挡层可能无法完全去除，从而形成残留物。相比之下，大马士革工艺则常用于高密度的RDL制造中，它通过引入化学机械抛光（CMP）技术来确保平坦化，同时去除多余的铜材料及籽晶层，有效解决了上述问题。

图8 RDL 电镀工艺流程图

晶圆级封装是一种直接在晶圆形态下对芯片进行封装的技术。与传统的封装方式不同，传统方法需要先将晶圆切割成独立的芯片，然后再进行黏合封装。而晶圆级封装则是在晶圆的底部或顶部直接附着保护层和连接电路，最后再将整个晶圆切割成单个芯片。这种方法具有多项优势，包括封装尺寸小、数据传输速度快、连接密度高，同时还能缩短生产周期并降低工艺成本。

图9 传统封装和晶圆级封装流程

1.3 硅通孔（TSV）：2D 转向 3D 封装关键技术

硅通孔（TSV）技术是在芯片或晶圆之间创建并填充金属等导电材料的垂直导电孔，以此实现芯片间的垂直互连，是实现2.5D/3D封装的核心工艺。该技术将芯片上下层或芯片正面与背面的互连路径显著缩短，从而将传统的平面芯片结构扩展为垂直堆叠的结构。TSV 的主要优势在于能够有效降低寄生电容和电感，从而实现芯片间更低的功耗和更高的数据传输速度，同时还能增加带宽并实现封装的小型化。

图10 传统封装和TSV 封装结构

TSV的核心制造流程主要包括以下几个步骤：首先，利用深反应离子刻蚀（DRIE）技术来形成 TSV 通孔。接着，通过等离子增强化学气相沉积（PECVD）工艺制备介电层，随后采用物理气相沉积（PVD）技术制作阻挡层和种子层。完成这些基础层后，使用电镀铜（Cu）将通孔填满。最后，通过化学机械抛光（CMP）去除多余的金属材料，确保表面平整。若要实现三维（3D）集成，还需要额外进行晶圆减薄和薄晶键合等关键步骤。

图11 TSV 工艺制造流程

由于铜（Cu）能显著提升通孔性能，因此Via-Middle（中通孔）和Via-Last（后通孔）成为了主流的 TSV 制造方案。TSV 工艺根据其在转接板和芯片制作流程中的时机，可分为以下三类：

1.Via-First（先通孔）：这种方法在前道工序（FEOL）之前完成通孔结构的制造。具体来说，先在晶圆上刻蚀出TSV通孔，然后沉积高温电介质，再填充掺杂多晶硅，并通过化学机械抛光（CMP）去除多余部分。然而，由于这种方法制造的通孔尺寸较大（通常超过100微米），且多晶硅的电阻率较高，其应用主要局限于图像传感器和MEMS器件，无法广泛用于有源器件晶圆。

2.Via-Middle（中通孔）：这种方法在前道工序和后道工序形成的工艺层之间插入TSV制作流程。在有源器件制造完成后，形成TSV结构，然后沉积电介质，再沉积钛阻挡层和铜种子层，最后通过电镀铜或化学气相沉积（CVD）钨来填充通孔。其中，钨适用于高深宽比（大于10:1）的TSV，而铜则用于低深宽比（小于10:1）的TSV。中通孔的优势在于其通孔间距小（小于100微米）、电阻低，且对再布线层（RDL）通道的阻塞最小。但其缺点是必须谨慎设计以避免干扰器件性能和相邻布线层，且刻蚀、铜电镀和化学机械抛光等工序成本较高。

3.Via-Last（后通孔）：这种方法是在后道工序（BEOL）全部完成后，在晶圆的正面或背面制作TSV。正面后通孔的优点在于TSV结构的尺寸与全局布线层相近，从而简化了部分集成制造流程。但由于其会阻塞布线通道且需要刻蚀整个电介质层，导致刻蚀难度大，应用受到限制。背面后通孔则因其能省去背面焊料凸点和金属化等多个步骤，从而简化了工艺流程，因此被广泛应用于图像传感器和MEMS器件。

图12 三种TSV 结构工艺流程图

1.4 临时键合/解键合（TBDB）：超薄晶圆背面工艺的支撑

在硅通孔（TSV）制造和多片晶圆堆叠键合过程中，晶圆减薄是一个关键步骤。虽然减薄不会影响晶圆的电学性能，但会大幅削弱其机械强度。当晶圆厚度低于100微米时，由于工艺产生的残余应力、机械强度降低以及自身重量的影响，晶圆会变得异常柔软和脆弱，极易发生翘曲、弯曲甚至破裂，这给后续的背面制造工序（如光刻、刻蚀、钝化、溅射、电镀、回流焊和划切）带来了巨大的挑战。

为解决这一难题，临时键合/解键合（TBDB）技术应运而生。该技术使用载体晶圆（通常是硅、玻璃或蓝宝石）作为临时支撑，通过粘合剂将待加工晶圆暂时性地固定在载体上，以完成后续的一系列工艺。当所有背面工艺完成后，再将载体晶圆与芯片晶圆分离。随着先进封装和三维（3D）集成技术的发展，部分晶圆需要减薄至30微米甚至10微米以下。因此，TBDB技术已成为处理大尺寸超薄晶圆并进行后续加工的重要解决方案。

图13 临时键合/解键合工艺流程

芯片解键合是将器件晶圆与载体晶圆分离的关键工艺，主要有四种方法：机械剥离法、湿化学浸泡法、热滑移法和激光解键合法。机械剥离法利用垂直拉力和旋转剪切力直接分离晶圆，但缺点是碎片率较高。湿化学浸泡法通过溶剂浸泡来溶解粘合剂，虽然成本低，但效率低下，不适合大规模生产。热滑移法则通过高温软化粘合剂，并施加剪切力使晶圆横向滑出载体，然而这种方法容易导致粘合剂残留在设备上，影响后续工艺。

激光解键合法是目前应用最广的技术。它利用激光穿透透明载体，将光子能量精确沉积在光敏材料层上，使其分解、汽化甚至等离子化，从而迅速失去粘性。同时，快速释放的气体会产生分离压力，促使晶圆自动分离。该方法可在室温下进行，并具有高效率、低机械应力以及环境友好的显著优势，因此特别适用于大尺寸超薄晶圆的制造。

表2 不同 TBDB 技术的对比

一、Chiplet 简介

Chiplet技术是实现高度异质异构集成的一种核心方法。该技术颠覆了传统的单片系统芯片（SoC）设计模式，它将一个功能全面、集成度极高的大芯片，分解为多个具有特定功能的独立模块化“芯粒”。这些芯粒可以被分开进行设计、制造和测试，最终通过前沿的封装技术，将它们互联集成为一个功能完整的系统级芯片。在封装层面，实现这种异构集成的技术路径主要有三类，区分标准在于其使用的封装介质与工艺：其一是采用有机基板的封装（如SiP技术）；其二是基于硅中介层或硅桥的封装（即2.5D/3D封装）；其三是应用重分布层（RDL）的封装技术。因此，Chiplet技术相比SiP展现出多重优势。这些优势包括：通过分解大芯片来提升整体制造良率、借助模块化设计实现强大的功能可扩展性、降低综合成本，并有效突破单一芯片在制程上的物理极限。

图1 SoC、SiP、Chiplet工艺演化，先进封装实现高密度功能模块化集成

从其核心理念来看，Chiplet的开发流程可概括为“化整为零，再聚零为整”。在此流程中，“化整为零”的关键在于前期的系统架构设计，它决定了芯片如何被有效拆分；而“聚零为整”则依赖于先进封装技术，它负责将独立的芯粒高效地重新组合。产业化方面，该技术已吸引众多半导体巨头的积极投入，例如Intel、AMD和Marvell等公司均已在此领域深入布局。一个里程碑式的进展是，在2022年3月，由Intel领衔并联合其他九家企业共同推出了通用芯粒互联（UCIe）标准。该标准的建立极大地完善了Chiplet的产业生态系统，为不同厂商芯粒间的互联互通奠定了基础，预计将从应用端反向驱动对先进封装技术需求的显著增长。

表1 SoC、Chiplet 技术优缺点对比

二、主要厂商和设备

2.1 用图形处理器（GPG-PU）：

首先，AMD的MI300系列产品运用了一种先进的3D Chiplet结构，其核心在于一种创新的3.5D混合封装方案，该方案融合了台积电的SoIC与CoWoS两种前沿技术。在整体架构上，MI300呈现为一个三层堆叠的复杂系统：最底层是作为承载与互联平台的封装基板，中间层集成了四颗I/O Die与八颗HBM3高带宽内存，而最顶层的计算芯片（GPU Die或CPU Die）则通过混合键合技术，以3D堆叠的方式直接置于中间层的I/O Die之上，同时I/O Die和HBM3内存则通过2.5D封装技术连接到底层基板。该系列根据顶层配置的不同分为两个型号：MI300X搭载八颗GPU Die，专为各类生成式AI应用场景优化；MI300A则采用六颗GPU Die和三颗CPU Die的组合，更适用于高性能计算（HPC）与数据中心负载。正是这种高度集成的3.5D封装技术，使得MI300系列能够在带宽、延迟和能源效率方面实现远超传统封装技术所能达到的性能水平。

图2 Mi300A结构示意图MI300 3.5D封装示意图

英伟达在其H100加速器中采用了一种侧重于计算核心完整性的Chiplet集成策略，即在一个封装体内将一个大型的单片计算芯片与多个高带宽内存（HBM）芯粒进行互联。这种设计思路与一些对手的多计算芯粒方案有所不同，其优势在于能够最大化核心计算单元内部的通信效率和性能一致性。为了实现这种高密度的互联，英伟达采用了台积电成熟的CoWoS（Chip-on-Wafer-on-Substrate）2.5D封装技术。具体来说，通过一块作为桥梁的硅中介层（silicon interposer），将一颗基于Hopper架构的庞大H100核心计算裸片（die）与六颗HBM3或HBM2E内存颗粒紧密地封装在一起，确保了极高的内存带宽和较低的延迟。后续推出的H200型号，可以视为H100的直接内存增强版，其核心计算架构并未改变，但关键升级在于将内存规格替换为速度更快、容量更大的HBM3E。这一升级意义重大，因为它直接将H100的96GB内存容量提升至141GB，带宽也从3.35TB/s提升至4.8TB/s，从而能更高效地应对和处理规模日益庞大的生成式AI大语言模型和复杂的高性能计算（HPC）任务，有效缓解了前沿应用中的内存容量与带宽瓶颈。

图3 H100 结构示意图

1.2 服务器处理器芯片

AMD堪称是业界大规模应用Chiplet设计理念的先行者，自革命性的Zen架构首次亮相以来，这种模块化思想便一直是其产品设计的核心战略。这一策略在基于最新一代Zen4微架构的EPYC 9004系列数据中心处理器上得到了充分的展现和升华。该系列处理器并非传统的单片式设计，而是通过先进封装技术，将多达12个采用尖端5nm工艺制造的CCD（核心计算芯粒）与一个大型的、采用成熟且具成本效益的6nm工艺打造的CIOD（中央输入/输出芯粒）精巧地整合在一起。在这种架构中，每个CCD是纯粹的算力单元，包含了CPU核心及缓存。而中央的CIOD则扮演着系统“神经中枢”的角色，负责处理所有关键的外部通信，集成了包括DDR5内存控制器、PCIe 5.0通道以及用于连接所有CCD的Infinity Fabric互联总线等功能。这种将高性能计算单元与I/O单元在物理上和工艺上分离的设计，不仅通过混合使用不同节点优化了制造成本与良率，更赋予了产品组合前所未有的灵活性，使得AMD能通过调整CCD的数量，轻松构建出覆盖从低核心数到高达96核心的庞大产品矩阵。

图4 AMD EPYC9004 示意图

三、台积电的Chiplet的解决方案

面对摩尔定律演进放缓的挑战，台积电很早就将先进封装视为延续半导体性能增长的关键路径，并在此领域进行了前瞻性的长期布局。早在2011年，台积电便已揭示了其CoWoS（Chip-on-Wafer-on-Substrate）技术的早期框架，这是一种利用硅中介层（silicon interposer）作为高速互联桥梁，将多个芯片（如处理器和HBM内存）集成在一起的2.5D封装方案。尽管CoWoS性能强大，但其相对较高的成本使其应用主要集中于对性能要求极致的高性能计算（HPC）领域。为了覆盖更广阔的市场，特别是对成本和尺寸要求苛刻的移动设备，台积电后续推出了更具经济效益的InFO（整合型扇出）封装技术，该技术无需中介层，从而降低了成本与封装厚度。为了系统化地整合这些日益丰富的技术，台积电在2019年正式发布了“3DFabric”这一技术品牌，它并非单一技术，而是一个涵盖了从前段芯片堆叠到后段系统集成的全方位平台。该平台的前段核心为TSMC-SoIC（系统整合芯片），一种采用混合键合（hybrid bonding）的真3D堆叠技术；而后段则包括不断演进的CoWoS和InFO系列，它们负责将包含SoIC结构的芯片与其他元件最终组装成完整的封装设备，实现复杂的异质集成。

图5 台积电3DFabric技术构成

作为业界率先投入大规模量产的高密度3D堆叠解决方案，台积电的SoIC技术的核心突破在于其采用了“无凸点”混合键合工艺。该技术摒弃了传统3D封装中依赖微凸块进行连接的方式，通过在原子层面直接融合芯片间的铜-铜连接点，实现了前所未有的键合密度和极小的连接间距。这种近乎无缝的垂直整合，使得堆叠后的芯片在电学性能上宛如一块单晶硅，从而在尺寸、带宽、功耗以及至关重要的电源完整性和信号完整性方面展现出压倒性优势。SoIC主要提供两种灵活的集成路径：一是芯片对晶圆，它允许将预先测试好的、不同尺寸与功能的“已知良好”裸片精确地键合到目标晶圆上，是实现高度异质集成的理想选择；二是晶圆对晶圆，通过将两片完整的晶圆直接堆叠，该工艺在处理尺寸相同且良率极高的同质或异质芯片时具有极高的生产效率，并且其开放的架构甚至支持与第三方制造的晶圆进行集成，为构建功能更多样、性能更强大的芯片系统开辟了广阔前景。

台积电的CoWoS技术通过引入一块无源硅中介层，为多个芯片（如逻辑核心与HBM高带宽内存）之间的高速、高密度互联提供了基础。自2012年首次量产以来，该技术已迭代五代，其核心的硅中介层尺寸借助掩膜版拼接技术，从最初接近单一光罩面积扩展至惊人的三倍光罩尺寸（约2500 mm²），从而能够容纳更大、更多的芯粒。其制造流程极为精密：首先，通过微凸点将多颗裸片并排键合至硅中介层晶圆上，完成“芯片上晶圆”（CoW）的步骤；随后，对晶圆背面进行减薄处理以暴露预制的硅通孔（TSV），并在此基础上制作C4凸点，为下一步连接做准备；最后，将加工好的晶圆切割，并将单个成品倒装焊接到最终的封装基板上，完成“基板上”（oS）的整合。当前，在AI算力需求井喷的驱动下，各大AI芯片巨头纷纷向台积电追加订单，使得CoWoS的产能迅速成为制约高端芯片供应的关键瓶颈。面对这一局面，台积电正全力扩充其先进封装产能。根据公开信息，其CoWoS月产能在2023年底时仅约1.5万片，远不能满足市场需求。为此，台积电不仅通过改造部分InFO生产线来支援CoWoS生产，力求在2024年第一季度将月产能提升至1.7万片，更计划在年内持续分配更多晶圆厂产能，目标是到2024年底将月产能逐季推升至2.6万到2.8万片。这种快速的产能释放，预示着CoWoS技术将成为2.5D封装领域未来几年最重要的增长分支。

图6 (a, c) CoWos 技术进步历程以及结构；（b）2023-2025年台积电CoWoS收入CAGR约29%；（d）CoWoS为连接SoC芯片和HBM的核心工艺

为了满足不同应用场景在性能、成本和尺寸上的多样化需求，台积电的CoWoS平台已演化出多种技术分支，其核心区别在于所采用的中介层材料与结构，主要包括CoWoS-S、CoWoS-R和CoWoS-L三大类型。

其中，CoWoS-S（Silicon Interposer）是应用最广泛、最经典的方案，它采用一整块硅中介层来承载和连接各个芯粒，能够提供无与伦比的互联密度和最精细的布线，是当前顶级AI加速器和HPC芯片等追求极致性能产品的首选技术。而CoWoS-R（RDL Interposer）则借鉴了InFO封装的理念，创新地使用成本更低的聚合物基重布线层（RDL）取代了硅中介层。这种方式不仅有效降低了成本，还凭借RDL优良的机械柔韧性，使得封装尺寸可以突破传统光罩（reticle）的限制，从而在单个封装内集成更多的HBM内存和SoC芯片。最后，CoWoS-L（LSI + RDL）是一种巧妙的融合性解决方案，它在需要极高密度互联的关键区域嵌入小块的“本地硅互连”（Local Silicon Interconnect, LSI）芯片桥，而在封装的其余部分则利用RDL层进行大范围的电源和信号传输。这种设计在保证关键信号路径性能的同时，兼顾了成本与高度的设计灵活性，为复杂的异质集成提供了极具吸引力的可定制化选项。

图7 三种类型CoWoS 构成

面对人工智能与高性能计算领域持续引爆的强劲需求，晶圆代工龙头台积电正全力进行其先进封装产能的多年期扩张计划。回顾其在2023年的法人说明会，公司当时便已明确指出产能无法满足客户需求的状况，并准确预见到这一供不应求的局面将至少持续到2026年。事实证明，即便台积电在2026年实现了先进封装产能的倍增，市场需求依旧远超其供应能力，迫使其将大规模扩产计划无缝延续至2028年。这一系列不间断的投资与扩建，是为了应对其早前预测的惊人增长率——台积电预计，包括其CoWoS、3D-IC及SoIC在内的核心封装技术，在未来几年将迎来年均复合增长率（CAGR）不低于50%的爆发式成长。

2.5D/3D封装技术通过在芯片间引入中介过渡层实现超高密度互连，支持多类型芯片异构集成。台积电CoWoS作为该技术的典型代表，创新性地采用微凸点（μBump）和硅通孔（TSV）工艺替代传统引线键合方式，将处理器、存储芯片等异构元件异质集成于硅中介载体上，配合重分布层（RDL）形成三维互连架构。这种封装方案显著提升了互连密度与信号传输效率，使封装体面积压缩40%以上，传输功耗降低35%，同时通过缩短芯片间通信路径提升数据带宽达8倍，在实现系统微型化的基础上显著优化了整体性能表现。

图1 CoWoS封装示意图

区分：3D封装与2.5D封装的核心差异在于互连架构设计：3D封装依赖硅通孔（TSV）或玻璃通孔（TGV）实现芯片垂直堆叠互连，形成立体集成结构；而2.5D封装采用平面布局策略，将多颗芯片水平排布于中介层（Interposer）表面，通过中介层内部的再布线层（RDL）进行芯片间水平信号传输，同时中介层底部以通孔连接封装基板，最终构建垂直互连通道。此类融合多种材质、制程和功能的封装形式统称为三维异质集成技术，其核心制造工艺聚焦于通孔结构制备（如深宽比控制）与孔内金属填充（铜/钨电镀等），确保高密度电信号传输效能。

图2 2.5D/3D封装原理示意图

2.5D封装：基于台积电CoWoS封装架构，赛灵思（XILINX）将四颗FPGA芯片以微凸点阵列实现信号互连，水平分布于硅中介载体表面，借助载体内部的再布线层（RDL）完成芯片间高速通信；中介载体底部通过硅通孔（TSV）技术垂直连接至封装基底，最终构建逻辑规模等效于2000万门ASIC的可编程系统级器件。此架构在实现多芯片异构集成的同时，显著缩短互连距离达76%，信号传输速率提升至传统封装的8倍。

图3 赛灵思FPGA CoWoS封装技术

3D封装：高带宽存储器（HBM）采用三维堆叠架构，由多层DRAM芯片垂直堆叠于逻辑控制芯片之上，通过硅通孔（TSV）互连形成立体集成模块；对比传统并排放置的1GB容量内存模组，HBM解决方案使封装占用面积缩减94%，数据带宽提升至传统GDDR5的15倍。其物理层互连实现方案为：逻辑芯片与处理器PHY通过微凸点阵列连接至无源转接板，转接板内部集成再布线层（RDL）完成平面电气互联，微凸点高度控制在30μm以内以维持超短信号传输路径，最终通过基板球栅阵列（BGA）实现系统级封装集成。

图4 英特尔EMIB互连技术

图 5 片外存储从并排布局转为三维堆叠

TSV为重要增量工艺

关键技术：硅通孔（TSV）作为2.5D/3D封装的核心工艺突破，通过垂直穿透芯片堆叠体的金属化通孔实现芯片间及芯片-基板的直接电气互连，彻底替代传统引线键合；该技术将互连长度压缩86%以上（典型值0.1mm），信号传输延迟降至0.3ps/mm，带宽密度提升至8Gb/s·mm²，同步降低封装体积＞30%及动态功耗42%。其制程涵盖：1）高深宽比通孔成形（干法刻蚀/激光制孔工艺，深宽比10:1至20:1）；2）孔壁钝化（PECVD沉积SiO₂/Si₃N₄绝缘层）；3）多层种子层构建（PVD/PECVD镀覆Ti/TiN/Cu复合结构）；4）孔内电化学铜填充（酸性镀铜溶液实现＞99.9%孔填充率）；5）表面金属平坦化（化学机械研磨去除冗余铜层）。此工艺链通过微米级互连结构重构，确立三维系统级封装的技术基础。

图6 TSV可实现更小尺寸的叠层封装以及工艺流程图

在三维封装体系中，晶圆减薄工艺的突破性进展成为提升堆叠密度的核心驱动力。为适配硅通孔（TSV）技术主导的纵向互连架构，芯片厚度需压缩至微米级范畴——主流多层封装要求减薄至30μm厚度级别（例如75-50μm），而前沿超薄工艺更能实现25-1μm的类薄膜形态。当芯片厚度缩减至临界阈值时，单一封装体内的堆叠层数可突破10层以上，总厚度压缩率＞85%。减薄技术的核心价值在于其与TSV工艺的协同效应：超薄芯片不仅降低垂直互连距离（信号传输路径缩短至传统封装的1/8），更显著提升单位体积内的晶体管集成密度（＞3倍增幅），同时通过晶圆级薄化处理实现＞97%的厚度均匀性控制（标准差＜±2μm），为构建超高密度异构集成系统奠定物理基础。该工艺需同步解决薄晶圆机械强度维持、热预算匹配及应力控制等关键挑战。

图7 晶圆背面减薄流程示意图

在晶圆减薄工艺向微米级推进的进程中，临时键合/解键合技术成为保障超薄晶圆（厚度＜30μm）良率的核心支撑体系。针对大尺寸晶圆（≥300mm）薄化后产生的＞200μm翘曲形变及微裂纹风险，该技术通过聚合物黏附层（如HD-3007）或光敏树脂构建双面刚性载片结构，在7Pa真空环境下实现晶圆-载片的分子级贴合并满足背面光刻（套刻精度±0.8μm）、金属溅射（台阶覆盖＞95%）等严苛制程需求。主流解键合方案包括：1）机械剥离（剪切力＞15MPa）；2）化学溶液溶胀（NaOH/KOH浸泡，速率2μm/min）；3）热滑移分解（载片热膨胀系数＞12μm/℃）；4）激光释放（248/308nm准分子激光，能量密度＜0.5J/cm²）。其中激光解键合凭借局部热影响区＜5μm、剥离精度±10μm的优势，已成为10μm级厚度晶圆批量化剥离的首选方案，推动三维堆叠封装向10层以上超薄集成发展。

图8 紫外激光解键合的工艺流程

此外，混合键合技术通过铜-铜金属互连与二氧化硅-二氧化硅介质熔融的双重复合机制，实现三维堆叠芯片的无凸点直接键合，突破传统微凸点间距极限——其互连间距可缩减至1μm（较微凸点技术密度提升10倍），单点互联阻抗＜15mΩ，同步消减I/O端口复杂度＞65%。该技术依托铜扩散焊接（＞420℃热压）与等离子活化SiO₂键合（表面粗糙度＜0.5nm）的协同效应，在10⁻⁶ Torr真空环境中形成全界面原子级结合，使垂直互连带宽密度飙升至1.6Tb/s·mm²，同时封装总厚度压缩率达34%。典型应用如AMD 3D V-Cache架构：采用混合键合将64MB L3缓存堆叠于处理器核心芯片，互连密度达200万连接点/mm²，数据传输延迟降至0.1ns/bit，系统性提升计算能效比37%。此技术已成为HBM3存储堆叠及芯粒（Chiplet）异构集成的核心工艺路线。

来源：半导体封装工程师之家