EDA+IP，全栈赋能！合见工软IDAS 2025精彩回顾

在9月15日举办的数字芯片分论坛上，合见工软验证产品市场总监曹梦侠带来了题为《突破·引领：合见工软全栈数字验证平台的自主进化》的专题演讲，分享了合见工软全栈数字验证平台的自主进化之路。从初代数字验证仿真器UVS、调试器UVD、验证管理平台VPS及原型验证系统UV APS，到新一代高性能仿真器UVS+、高效调试平台UVD+，以及大规模硬件验证系统UVHS-2和数据中心级硬仿平台UVHP的完整技术演进路径，合见工软以完全自主可控的技术架构持续创新，不断突破各种功能及性能瓶颈。

演讲中着重介绍了三款2025年6月发布的新产品：

目前合见工软的全国产自主自研数字芯片验证全流程解决方案已全面覆盖从早期虚拟架构设计建模、中期硬件仿真加速、中期子系统级软件到后期全芯片级原型验证的全场景需求，在迈向国际先进水平的升级之路上步步为营。合见工软的验证平台已深入支持AI、HPC、Chiplet等前沿场景验证，已经在高性能计算、5G通信、GPU、人工智能、汽车电子等国内头部企业中成功部署应用，并已成功助力逾百计的关键芯片项目流片落地。

在9月16日举办的IP分论坛上，合见工软市场总监崇华明带来了关于《高速接口芯粒IP方案助力智能算力芯片创新》的技术分享，深入介绍了当前智算芯片遇到的挑战及合见工软高速接口IP和IO Die的产品方案特性、应用场景和封装仿真支持等。

在系统级摩尔定律（SysMoore）引领智算芯片技术进步的同时，广度和断点已成为芯片设计的难点痛点，而业界需要在设计、制造和封测各维度实现集体进阶。对此，合见工软提供的国产自主自研高性能接口IP和定制化完整解决方案，结合自身强大的EDA平台优势，构筑软硬件平台结合的系统级技术服务，助力智算芯片企业实现持续地创新和突破。

为了应对智算时代的网络互联、先进封装集成、高数据吞吐量等诸多挑战，合见工软已经推出了多款高可靠、高性能IP产品，包括：

合见工软的高速接口IP解决方案覆盖多工艺、多协议、多封装场景。配套EDA工具链，实现Chiplet架构设计、SIPI仿真、封装协同、系统级SignOff，保障一次流片成功，助力国产智算芯片安全高效创新。

在9月16日IP分论坛中的圆桌论坛环节，合见工软市场总监崇华明就多个行业关键议题分享了深刻见解。

崇华明在圆桌论坛中指出，高性能IP是支撑现代数字芯片的核心模块，现代数字芯片设计已经无法依靠单一企业完成所有功能模块的开发，IP复用成为提高设计效率、降低开发风险的重要手段。

长期来看，国产数字EDA的高水平全流程以及各类高质量IP是支撑我国数字大芯片发展的基础。例如，由于中国面临着先进制造工艺和HBM等先进技术的管制，所以Chiplet对中国解决技术瓶颈具有重要意义，而Chiplet的核心是片间的高速互联。在日益复杂的设计和工艺制造各种限制之下，高速接口IP也是必不可少的关键基础技术。针对这类新型技术的布局和研发，合见工软的IP具有IP标准领先、工艺节点覆盖广泛、PPA竞争力强、为客户应用场景定制化设计等优势。

EDA和IP的发展来看，由于当今复杂大芯片的设计需求，需要通过统一的平台和流程，覆盖从EDA，到关键功能模块（IP核），为芯片设计提供无缝衔接、高效协同的整体解决方案。国际头部EDA企业早已朝着EDA和IP紧密整合的方向发展，提供了非常成熟的“EDA+IP”一站式解决方案，这是行业的发展壮大的必然路径。

备受关注的2025“中国芯”第二届EDA专项奖颁奖典礼在IDAS 2025上隆重举行，合见工软凭借自主研发的高性能数字验证仿真器UniVista Simulator荣获“中国芯”第二届EDA专项产品革新奖，这一荣誉意味着行业对合见工软在EDA领域产品创新性、产品性能的认可，充分彰显了公司产品的硬核实力与持续创新能力。

本次展区现场，合见工软重点展示了其全新发布的下一代全场景验证硬件系统——UniVista Unified Verification Hardware System Gen2 (UVHS-2)，以及创新的数字设计AI智能平台——UniVista Design Assistant (UDA)实操演示。同时亮相的还有其UCIe IP先进制程测试芯片和LPDDR5测试芯片。实机操作和案例展示生动呈现其硬件验证系统的高性能、AI设计辅助能力与IP成功应用实例，吸引大量与会者驻足交流。

作为自主创新的高性能工业软件及解决方案提供商，合见工软以四年近40款产品的创新速度、硬核的技术实力，赢得了客户的信任与国内集成电路行业的广泛认可。同时积极携手产业链伙伴，包括EDA企业、芯片设计公司、高校及科研机构等，共同推进生态建设与全产业链协同发展，为中国EDA行业的进步持续注入动力。