电子发烧友网报道（文/黄晶晶）先进封装是突破算力危机的核心路径。2.5D/3D Chiplet异构集成可破解内存墙、功耗墙与面积墙，但面临多物理场分析、测试容错等EDA设计挑战。现有EDA工具已经无法满足AI算力芯片对于异构集成的需求。日前，珠海硅芯科技有限公司创始人兼首席科学家赵毅博士在2025湾芯展上接受媒体采访，分享了AI算力芯片突破以及EDA设计工具发展等话题。 算力芯片堆叠的几种形态 赵毅分析，目前主流的算力芯片堆叠主要有三种形态。 一是逻辑芯片加HBM，当前以GPU为主，将来可能会有RISC-V CPU或基于X86 CPU甚至FPGA+HBM的形式。二是在第一个形态中进行拆解，将单颗CPU或者RISC-V架构CPU做成计算Die，再加上IO Die，外挂HBM。或是将纯CPU拆成一分二或一分四。三是不挂HBM，而是与其他逻辑计算芯片组成一个微计算系统。 在这几种形态中，裂变最简单但也最复杂的是将CPU拆成一分二或一分四，但面临着CPU Die的接口互联、通讯方式、协议、传输线等问题，在物理实现上具有挑战。 另外，如果外挂HBM，由于目前HBM协议相对固定，限定了EDA工具的功能选择。但预计下一代HBM堆叠到逻辑芯片上，将面临着跨工艺跨介质进行参数提取、布局布线等问题。同时随着国产存储颗粒在AI算力芯片上的应用成熟，还要考虑适配国产存储颗粒等问题。 更进一步，随着工艺的提升，微系统的实现有赖超异构，例如ADC+FPGA+CPU这样庞大的系统如何互联，这是堆叠场景才出现的设计，也给EDA工具带来挑战。 硅芯3Sheng平台后端设计工具链的优势 基于以上算力芯片堆叠的发展趋势，珠海硅芯科技专注于2.5D/3D堆叠芯片EDA工具研发及产业化。公司自主研发的3Sheng Integration Platform平台涵盖物理设计、分析仿真和测试容错三大板块，包含3ShengZenith架构设计中心、3ShengRanger物理设计中心、3ShengOcean测试容错中心、3ShengVolcano分析仿真中心、3ShengStratify集成验证中心五大技术模块，提供从系统级建模到芯片集成验证的全流程工具链，填补国内2.5D/3D芯片设计关键技术空白。 3ShengZenith架构设计中心支持系统级建模与Chiplet拆分，3ShengRanger物理设计中心实现2.5D/3D芯片布局布线，3ShengOcean测试容错中心提供多芯片自动测试方案，3ShengVolcano分析仿真中心进行多物理场协同仿真，3ShengStratify集成验证中心完成系统级连接性检查 。该平台集成TSV布局工具、电热耦合仿真等技术，解决芯片散热与信号完整性难题。 赵毅表示，硅芯针对2.5D/3D芯片的后端设计工具链具有诸多优势，包括工具链相对齐全，覆盖从架构设计分析到布局布线、仿真验证、多DIE验证等等，还可接入第三方工具。设计与仿真协同，可边布线边仿真，提高堆叠芯片的设计效率。另外提供丰富的测试工具，针对堆叠芯片的硅穿孔、Microbonding、以及新型缺陷机制等提供测试方案。 对于硅光器件的设计创新，赵毅谈到硅芯科技也在合作伙伴共同探索电与光的深度融合，这涉及到光工艺、传输链路乃至算法优化等设计上的创新。公司将加大研发投入，推动公司产品在国内外市场的推广和应用，为客户带来更高性能、更高效的芯片设计解决方案。 硅芯科技力促产业链生态协同 无论是Chiplet、2.5D/3D 堆叠还是硅光，要想支撑算力与提升能效，光靠单点突破已经不够。先进封装远比传统复杂，设计需适配工艺，EDA 要前置验证，制造与封测更要在性能、成本和可靠性间找到平衡。因此，此次展会期间，硅芯科技联合湾芯展共同打造“Chiplet与先进封装生态专区”，构建起一个覆盖技术研发、工艺实现与产业化应用的全链条展示平台。汇聚了几十家产业链核心单位，涵盖芯片设计与应用、EDA、封装制造、科研院校及产业联盟等多领域力量，并以“主题展 + 生态展 + 企业展”三位一体的创新形式立体化呈现。 现场通过芯片实物、动态演示、产业链全景图及企业最新成果，系统解析了先进封装从“延续摩尔”迈向“超越摩尔”的技术路径，清晰梳理了从材料、设备到封测应用的完整产业链图谱，集中展示了行业前沿的产品与解决方案，生动呈现了在AI、高性能计算、汽车电子等领域的应用价值。 声明：本文由电子发烧友原创，转载请注明以上来源。如需入群交流，请添加微信elecfans999，投稿爆料采访需求，请发邮箱huangjingjing@elecfans.com。
