刚完成 1750 万美元 A 轮融资的 RAAAM，凭借其创新嵌入式内存技术，旨在突破 SRAM 与 DRAM 的权衡困境，重塑片上系统（SoC）设计格局。
在边缘设备追求更快、更高效内存的竞争中，SRAM 虽性能出众，却占用大量芯片面积；DRAM 密度占优，但在延迟和集成性上表现不佳。如今，脱胎于希伯来大学的初创公司 RAAAM 存储技术（RAAAM Memory Technologies）宣称，其增益单元随机存取存储器（GCRAM）架构已破解这一长期存在的二元对立难题。该公司表示，这项技术可直接替代 SRAM，在延迟接近 SRAM 的同时，显著缩小芯片面积并降低功耗。
此次 1750 万美元 A 轮融资由恩智浦半导体（NXP Semiconductors）牵头，融合基金（Fusion Fund）等行业资深机构参与。融资后，RAAAM 正准备将其IP推向商业级芯片。这笔资金将加速 GCRAM 从兼容代工厂的原型产品，向 16 纳米鳍式场效应晶体管（FinFET）等先进制程的量产过渡。
从学术基础到代工厂芯片落地
RAAAM 的起源可追溯至 2021年，当时四位联合创始人团队基于 DRAM与SRAM混合架构的学术研究，开始研发新型存储架构。
与许多需要新材料和新型器件的存储初创公司不同，RAAAM 采用完全兼容 CMOS 的架构，依托标准逻辑工艺流程设计。这一决策降低了 IP 授权门槛，也便于与现有设计流程集成 —— 正是这一思路吸引了恩智浦的关注，后者目前正与 RAAAM 紧密合作，推动其在实际片上系统中的部署。
该公司早期通过台积电制造的 16 纳米测试芯片完成了技术验证，成品芯片达到了预期的延迟和密度目标，证明 RAAAM 具备在先进代工厂制程上设计、实现并验证功能性芯片的能力。
增益单元随机存取存储器：找到中间最优解
RAAAM 价值主张的核心是增益单元随机存取存储器（GCRAM）。这种存储阵列架构融合了 DRAM 与 SRAM 的优势，同时规避了两者的缩放难题。传统 SRAM 单元速度快，但体积大且易失；DRAM 密度更高，却需要复杂的刷新机制和控制器，且极少用于嵌入式场景。
GCRAM 走出了一条中间路线。它采用 3 晶体管（3T）单元结构，无需外部电容器或刷新控制器。其延迟和耐久性接近 SRAM，但密度显著更优：RAAAM 称，根据具体实现方案，与 6 晶体管（6T）SRAM 相比，GCRAM 的存储密度最高可提升 4 倍。
GCRAM 与传统增益单元 RAM 的区别在于，RAAAM 通过专有电路技术提升了保持时间、降低了漏电率，并优化了写干扰效应。这些创新使该架构从专用存储升级为通用型 SRAM 替代方案。重要的是，它设计为适配标准数字流程，可作为硬核宏单元或兼容 RTL 的 IP 模块交付。
GCRAM 的目标市场
RAAAM 的 16 纳米测试芯片已在工艺 - 电压 - 温度（PVT）角点完成全面验证，其在高温、低压环境下的性能表现，满足车规级应用要求。根据使用场景不同，与 SRAM 相比，GCRAM 每比特面积最多可减少 70%，漏电功耗最多可降低 90%。
嵌入式内存替代方案的市场空间十分广阔。在许多现代 SoC 中，尤其是 AI/ML 推理芯片、边缘处理器和汽车微控制器（MCU），SRAM 约占芯片面积的 70%。任何能在不影响延迟和功耗的前提下缩小这一占比的技术，都具备极强的系统级价值。
RAAAM 精准瞄准了这些高增长领域。边缘 AI 加速器受限于内存性能，其工作负载既需要高速本地暂存内存，又受限于 SRAM 的大面积占用。随着车载智能（包括高级驾驶辅助系统（ADAS）和域控制器）和安全需求的提升，大型本地内存库必须具备高可靠性、高能效和可扩展性。
RAAAM 的下一步规划
由恩智浦牵头的 A 轮融资，使其与看到实际集成潜力的主流 SoC 厂商达成协同。恩智浦为汽车和工业市场生产 MCU 和域控制器，是嵌入式内存应用的合理先行者。在这些对利润率敏感的领域，面积缩减直接转化为物料清单（BOM）成本降低和效率提升，GCRAM 具备明确的经济价值。RAAAM 还获得了欧洲创新委员会的资助支持。
RAAAM 的下一步计划包括：将其 IP 扩展至更多制程节点，同时将产品范围拓展至编译器集成缓存、内容可寻址存储器（CAM）和暂存器等专用模块。此外，该公司还在推进 GCRAM 适配芯片级封装（Chiplet）友好型架构，使其成为分布式计算的模块化存储单元。
