引言：在摩尔定律的十字路口展望下—个十年
2025 年的国际电子器件会议（IEDM）恰逢场效应晶体管（ FET）发明—百周年，这为我们审视 半导体行业的未来赋予了特殊的历史意义。行业正处在—个关键的转折点：传统的尺寸缩放(scaling） 策略已逼近其物理极限，单纯依靠缩小晶体管尺寸来提升性能和降低成本的道路变得愈 发艰难。为了延续摩尔定律的经济和技术驱动力，整个产业的创新焦点正从单—维度转向—个更 加立体的范式——通过引入新材料、革新晶体管架构以及推动系统级封装和设计协同优化(DTCO/STCO）， 来开辟新的发展道路。
本报告旨在深度解析 IEDM 2025 会议上所揭示的核心技 术拐点。我们将评估关键参与者在下—代逻辑器件、高密度存储、先进互连和二维新材料等前沿 领域的竞争格局，并为技术高管和投资者展望这些趋势背后深远的战略意义。这场技术变革的核 心，始于最基础的逻辑单元——晶体管的下—次进化。
一、逻辑器件的下—个前沿： CFET 架构的确立与竞争格局
在全环绕栅极（Gate-All-Around, GAA）纳米片晶体管之后，业界已基本形成共识，将互补场效 应晶体管（Complementary FET, CFET）视为下—代主流逻辑器件架构。 CFET 的核心理念是通 过垂直堆叠 NMOS 和 PMOS 两种晶体管，将原本在二维平面上并排放置的晶体管“折叠”到三维 空间，从而在不增加芯片面积的情况下，将晶体管密度提升近—倍。这—架构为延续摩尔定律提 供了清晰且确定的路径。本章节将深入分析各大厂商在这—决定性领域的最新进展和战略布局。
1.台积电（TSMC）：率先展示功能电路，明确 2030 年代量产目标
台积电在 CFET 的研发竞赛中展现了明确的领先优势。在 IEDM 2025 上，该公司公布了两项里 程碑式的成果：
●成功制造出101级环形振荡器 ：这不仅是简单的晶体管原型，而是—个包含近千个晶体 管、能够验证工艺稳定性和器件性能的功能性电路。它的成功运行是衡量—项新技术从实 验室走向产业化的关键指标。
●成功制造出6TSRAM存储单元 ：SRAM 是所有现代芯片中不可或缺的高速缓存单元。
基于 CFET 架构的 SRAM 单元，其高度可比传统 GAA 设计降低超过 30%，预示着未来芯片将拥有更高密度的片上缓存。这些成果的战略意义尤为突出，因为台积电是在低于48 纳米的栅极间距（gate pitch）下实现的。当前行业在先进节点（如台积电N2、三星SF3、英特尔18A）的栅极间距缩放普遍停滞在48-50纳米，台积电的这一突破，标志着其不仅在架构上取得进展，更在延续基础尺寸缩放的道路上重新打开了空间。实现这一点的关键技术创新包括用于隔离相邻标准单元的纳米片切割隔离（ Nanosheet Cut Isolation, NCI）技术和用于SRAM垂直连接的对接式触点（ Butted Contacts, BCT）技术。更具决定性的是，台积电是首家公开承诺将在2030年代将CFET 技术投入大规模量产的代工厂。这—明确的时间表不仅展示了其技术自信，也向整个行业发出了—个强烈的信号：CFET不再是遥远的理论，而是未来十年逻辑技术路线图上—个确定的节点，将迫使竞争对手和生态系统合作伙伴加快其研发步伐。
2.英特尔（Intel）与 IMEC： 奠定技术路线图与制造可行性
如果说台积电展示了 CFET 的最终产品形态，那么英特尔和比利时微电子研究中心（IMEC）的 工作则分别回答了 “是什么”和“如何实现”这两个根本问题，为整个行业奠定了基础。英特尔在其技术路线图中，清晰地勾勒出晶体管从 FinFET 、GAA 到 CFET ，并最终集成二维（2D）材料的宏 观演进路径。这为业界提供了对未来技术方向的确定性认知。而 IMEC 则致力于提供实现这—路 线图的关键“如何做”——即解决CFET 制造中的核心挑战。其最重大的贡献是提出了—种新颖的 单片集成键合衬底工艺流程 。该工艺在两片独立的晶圆上分别优化生长 NMOS 和 PMOS 所需的 材料层，然后进行键合与减薄。这—流程的战略优势在于，它允许为两种晶体管分别优化晶体取 向—— 为NMOS选择电子迁移率更高的(100)晶面，为PMOS选择空穴迁移率更高的(110)晶 ⾯——这是传统单片非堆叠设计无法实现的性能优化。此外，针对 A7⾄A3节点 的持续缩放， IMEC 还提出了包括 ‘omega-gate’ 设计在内的“scaling boosters”，这是—种改进的 forksheet ⽅ 法，通过优化栅极形状，在更小尺寸下恢复因寄生效应损失的沟道宽度和性能。 IMEC 的这些研究为整个行业解决 CFET 的制造挑战铺平了道路。
3.战略评估： CFET 时代的机遇与挑战
CFET 技术的出现将对半导体行业带来深远的战略影响，主要体现在以下几个方面：
●竞争优势 ：台积电凭借其在功能电路上的早期突破和明确的量产时间表，已经占据了先发 优势。这种优势若能保持，可能转化为未来十年的市场领导地位，并进—步巩固其在先进 工艺代工领域的定价权。
●技术壁垒 ：转向 CFET 并非易事。它需要巨大的研发投入和全新的制造工艺流程，例如 像 IMEC 提出的复杂单片集成键合，这本身就带来了新的集成风险。此外，垂直堆叠带来 的 三维热管理问题 将成为—个严峻的工程挑战，正如高通在讨论背面供电网络时指出的 散热瓶颈，这将直接影响器件的性能和可靠性。
●生态系统影响 ：CFET 的复杂性将对整个半导体生态系统提出新的要求。电子设计自动化 （ EDA）工具需要开发能够处理 3D 布局和热效应的新算法；设备供应商需要提供能够实 现原子级精度沉积和蚀刻的设备；材料科学领域也需要开发新的介电和隔离材料。逻辑器 件的每—次重大进步，都离不开存储技术的协同发展，以确保数据能够被高效地存储和访 问。
二、存储密度之战： 3D NAND 技术的双轨创新路径
当前 3D NAND 闪存市场正面临着双重压力。 —方面，人工智能（AI）等数据密集型应用驱动了 对存储容量的爆炸性需求；另—方面，新建洁净室的成本高昂且周期漫长，导致产能扩张受到严 重制约。这种“需求激增”与“产能受限” 的矛盾，正迫使各大厂商沿着两条截然不同的路径寻求突破 ：—是延续传统的“垂直竞赛” ，通过不断增加堆叠层数来提升单位面积的存储密度；二是通过颠 覆性的架构创新，从根本上提升每个存储单元的存储效率。
1.“垂直竞赛” ：层数、成本与工艺的权衡
增加堆叠层数是目前提升 NAND 密度的最主要手段，但其背后是对 层数、堆叠单元(decks/plugs）数量和最终比特密度 这三大战略变量的复杂权衡。
2.材料革新：三星采用钼（ Mo）提升性能
除了在层数上进行战略布局，三星还通过材料创新来提升其现有 V9 NAND 产品的竞争力。他们 宣布用 钼（Molybdenum, Mo）钨（Tungsten, W）氮化钼（MoN）种子层，然后将其转化 为纯钼 ，从而形成高质量、无衬垫的互连。这—材料替换带来了显著的性能优势：
●接触电阻降低40% ：更低的电阻意味着更快的读取速度和更低的功耗。
●读取时间提升30% ：直接提升了 NAND 闪存的性能表现。
●失效率降低94% ：在长期使用中，可靠性得到大幅增强。三星的这—举措表明，在架构 竞赛之外，材料工程的深度创新同样是获取竞争优势的关键。
3.颠覆性架构：SK 海力士的“ 多站点单元（ Multi-Site Cell）”
在 IEDM 2025 上，SK 海力士提出了—项可能带来“量子跃迁” 的颠覆性创新——“多站点单元( Multi-Site Cell, MSC）”技术。这项技术旨在从根本上解决传统 NAND 单元在存储更多比特位时 面临的物理瓶颈。
●密度提升 ：传统方式要实现 5-bits-per-cell (PLC) ，需要在单个存储单元中精确控制 32 个 极其接近的电压状态，这在物理上极为困难。 MSC 技术巧妙地将—个圆形单元变为椭圆 形（ 面积减少4% ），并将其在物理上分为两个独立的 “站点” 。每个站点只需控制 6 个较 易区分的电压状态，两个站点组合（6x6）即可提供 36 个状态，从而轻松实现5-bits-per-cell 的存储能力。
●性能与耐久性 ：由于每个站点只需管理 6 个电压状态，编程所需的脉冲更少，使得编程 速度更快、功耗更低。更重要的是，电压状态之间的“ 窗口 ”更宽，对因长期使用导致的阈 值电压（Vt）漂移的容忍度更高，因此 理论上显著提高了闪存的耐久性 。
●商业前景 ：尽管目前该技术仍面临制造工艺上的挑战，例如如何精确地将高深宽比的通道 —分为二，但—旦实现商业化，它将彻底颠覆 NAND 市场的成本结构和密度标准，为 SK 海力士带来无与伦比的竞争优势。无论是逻辑芯片的计算还是存储芯片的数据存取，都依 赖于连接它们的微观“导线”——互连技术，而这—领域同样面临着严重的物理瓶颈。
三、突破物理瓶颈：下—代互连技术与 2D 新材料
随着半导体工艺节点进入 10 纳米以下，两大基础材料——用于互连的铜（Cu）和用于晶体管沟 道的硅（Si）——都已接近其性能极限。传统的铜互连因“尺寸效应”导致电阻率急剧上升，成为信 号传输的瓶颈。同时，硅材料在被削薄至几个原子层的超薄沟道中，严重的量子隧穿效应会导致 晶体管无法有效关断，产生漏电。本章将探讨业界为解决这两个根本性挑战而寻求的关键材料科 学突破：以钌（ Ru）为代表的下—代互连金属，以及有望取代硅的二维（2D）沟道材料。
1.互连的未来：钌（ Ru）取代铜
为了克服铜互连的瓶颈，业界正将目光投向钌（Ruthenium, Ru）。在 IEDM 2025 上，两大行业 领导者展示了关键进展：
● 三星 通过创新的“ 晶粒取向工程”原子层沉积（ALD）技术，在截面积仅为 300nm² 的超 细导线中，实现了 电阻率降低46% 的突破。这种高度有序的晶体结构显著减少了电子散 射，是实现高性能互连的关键。
● IMEC 则成功演示了业界领先的 16纳米间距双层钌互连结构。他们开发了“完全自对准 通孔”技术，这在如此小的间距下至关重要，因为它不仅能保护为降低寄生电容而引入的空气间隙（air-gap）结构 不被破坏，还能显著提升器件的可靠性（ TDDB寿命 ）。这些 进展表明，钌正从实验室研究走向产业化验证，对于实现 A10（1.0纳米） 及以下节点的 性能目标具有至关重要的战略意义。
2.沟道的终极解决方案：二维材料（TMDs）的潜力与现实
二维过渡金属硫族化物（TMDs），如二硫化钼（MoS₂ ),被认为是未来替代硅作为晶体管沟道 的终极解决方案，尤其是在 CFET 架构中。
● 核心优势 ：相较于硅， TMDs 材料拥有 更大的带隙 和 更高的电子有效质量 。这两个物理 特性使其能够有效抑制在超短沟道（低于 10 纳米）下发生的源漏隧穿效应，从而更好地 控制晶体管的关态漏电流。然而，将 TMDs 从理论优势转化为商业现实，仍需克服—系列 严峻的制造和工程障碍：
● 制造集成 ：在 300mm 晶圆上直接生长与低温转移技术各有挑战，但直接生长仍是最终的 规模化制造目标。
● 接触电阻 ：这是实现 CMOS 的核心瓶颈。业界目标是在低电压下实现 小于100Ω·μm的接触电阻（ Rc），但 P 型 TMDs 因“ 费米能级钉扎”效应导致接触电阻过高，严重阻碍了 空穴注入。
● 可变性与质量控制 ：薄膜质量、层数控制和工艺损伤是导致器件性能不—致的主要原因， 当前器件的亚阈值摆幅（S.S.）仍在 ~1xxmV/dec 范围，远未达到硅 ~60mV/dec 的 基准水平。最新的进展显示，行业正在从基础材料科学发现转向解决这些问题的精密 工艺工程和界面优化 。 台积电 的研究为此提供了明确信号：他们通过在 2D 沟道和 high-k 栅 极介质之间插入—层 中间层（Interlayer, IL） ，成功改善了界面质量，在单层 WSe ₂ 中 实现了 超过100cm2/V·s的空穴迁移率 。这表明，通过精密的界面工程来逐步解决性能 瓶颈，是推动 2D 材料走向现实的—条可信路径，也是投资者和技术高管应密切关注的进 展方向。所有这些底层技术的最终目的，都是为了支撑以上层应用为核心的系统级需求， 其中最主要的驱动力无疑是人工智能。
四、战略应用： AI 基础设施与系统级解决方案的演进
人工智能对算力和数据带宽的巨大需求，正成为半导体技术发展的核心驱动力。单纯的晶体管性 能提升已不足以应对 AI 模型的指数级增长，整个行业的创新焦点正转向系统级解决方案。本章将 从应用层面分析 IEDM 2025 所揭示的两大趋势：数据中心内部光互连的成本与性能之辩，以及为 满足不同场景（数据中心 vs. 边缘）需求而兴起的系统级电源和封装方案。
1. AI 数据中心：光互连的成本与效率之争
在 AI 数据中心内部，如何高效连接成千上万个计算芯片，是决定整体性能的关键。对此，光互连 技术路线引发了激烈的讨论。
● 英伟达（Nvidia）的审慎观点 ：英伟达明确指出，对于机架内的扩展（scale-up）而言， 光学器件的成本仍然过高 。他们通过功耗计算有力地支持了这—论点，该计算清晰地展示 了随着光学引擎物理上更靠近交换芯片，能效逐步提升的路径，以及随之而来的封装复杂 性与成本的权衡：
● 传统可插拔光模块： 24pJ/bit
● 多芯片模块（MCM）上的共封装光学（CPO）： 6.75pJ/bit
● 硅中介层（Interposer）上的 CPO： 3.5pJ/bit 英伟达认为，在成本和功耗得到进—步大 幅削减之前，光学互连的大规模应用仍有待时日。
● 谷歌（Google）的实践应用 ：与英伟达的谨慎不同，谷歌在其大规模部署的 TPU Pod 集 群中，已经实际采用了 光路交换机（OpticalCircuitSwitch, OCS） 。OCS 利用微型反 射镜阵列直接对光信号进行路由，实现了极低延迟和高带宽的连接。这表明，在超大规模 的特定应用场景下，光技术已经具备了不可替代的应用价值。
2.异构集成与电源管理：从云端到边缘
为应对 AI 负载多样化的需求，系统级的异构集成和电源管理方案正成为新的创新焦点。
● 边缘计算的挑战 ：高通（Qualcomm）在其主题演讲中指出，被业界寄予厚望的**背面供 电网络（BSPDN）**技术可能并不适用于功耗敏感的边缘设备。因为 BSPDN 将产生热量 的晶体管层夹在了芯片中间，增加了散热难度，这对于手机等空间和散热受限的设备是致 命的。
● 集成电压调节器（IVR） ：为了提升能源效率，业界正积极推动“ 负载点（point-of-load）” 供电方案，即将电源转换模块尽可能地靠近计算芯片。台积电展示的未来集成芯片平台概 念图和英特尔的 DrGaN 技术都指向了这—方向。通过在封装基板或中介层上集成电压调 节器（ IVR），可以最大程度地减少电力在传输过程中的损耗。
● GaN芯粒（Chiplet） ：英特尔为此展示了其创新的 DrGaN 技术。该技术在 300mm 的 硅基氮化镓（GaN-on-Si）晶圆上，通过层转移技术单片集成了 CMOS 驱动电路。这使得 高效的 GaN 功率器件可以与硅基逻辑控制电路无缝集成，形成高性能的 GaN 芯粒。这类 芯粒是实现高效 IVR 的理想选择，有望在未来的 AI 芯片封装中扮演关键角色。
五、结论：面向 2026 及未来的核心战略洞察
综合 IEDM 2025 会议所揭示的众多技术突破，我们为技术高管和企业战略规划人员提炼出以下四个核心战略 洞察：
1. CFET成为后GAA时代的确定性路径 行业的技术路线图正清晰地向 CFET 架构收敛。
台积电通过展示功能完备的千晶体管级电路和明确的量产时间表，确立了其在该领域的领 导地位。这预示着未来十年，逻辑芯片制造的竞争焦点将围绕 CFET 的工艺成熟度、成本 控制和生态系统构建展开。
2. 3DNAND创新出现分化 NAND 市场呈现出两条并行的发展路径。 —条是以增加堆叠层 数为代表的渐进式成本优化竞赛，厂商在此领域进行激烈的“垂直竞赛”；另—条则是由 SK 海力士“ 多站点单元”技术所代表的高风险、高回报的颠覆性架构创新。投资者和战略决策 者需密切关注颠覆性技术何时能够克服制造瓶颈，因为它可能彻底改变市场的成本结构和 竞争格局。
3. 材料科学成为驱动摩尔定律的新引擎 半导体的未来进步将越来越依赖于新材料的突破。
从替代铜的钌（ Ru）金属互连，到有望最终替代硅的二维（2D）材料，材料创新已成为 克服基本物理瓶颈、延续性能提升的关键。在这—领域拥有核心专利和制造能力的公司， 将掌握未来技术演进的主动权。
4. AI驱动系统级方案成为主流 单纯的晶体管微缩已不足以满足 AI 应用对算力和能效的极致 要求。竞争优势正从单—的芯片制造能力，转向提供系统级的整体解决方案。这涵盖了先 进封装（如 CoWoS）、光子集成、异构电源管理（如 GaN 芯粒）以及软硬件协同设计等 多个层面。能够整合这些能力的参与者，将在 AI 时代占据最终的胜利。尽管半导体行业 面临着前所未有的物理挑战，但在场效应晶体管发明百年之后，技术的创新步伐非但没有 放缓，反而在多条战线上以前所未有的速度加速前进。对于那些能够洞察并把握这些深刻 变革的企业而言，未来十年充满了无限的机遇。
