【区角快讯】在CES 2026展会期间，AMD首次公开展示了基于台积电2纳米工艺打造的新一代EPYC Venice处理器。近日，更多未公开的架构细节被披露，揭示了该芯片在核心密度与互连能力上的重大突破。
据爆料信息，Venice处理器采用Zen 6C架构，最高可集成256个计算核心。这一目标通过每颗CCD容纳32核的设计实现，相较前代Zen 5C CCD的16核容量翻倍。整颗芯片仅需8颗CCD即可达成256核配置，显著提升晶体管集成效率。
缓存系统同步升级，每颗Zen 6C CCD内建128MB L3缓存，使全芯片L3缓存总量达到1GB。这一设计有望大幅降低数据访问延迟，提升大规模并行计算性能。
在制程分配方面，Venice的计算芯片（CCD）采用台积电2nm N2P工艺以优化能效比，而输入输出模块（IO Die）则沿用成熟的6nm节点。值得注意的是，新处理器首次引入双IO Die架构，两颗IO Die合计面积达750mm²，远超上一代单IO Die方案。
此举将显著增强内存通道数量及PCIe与CXL互连带宽，为AI服务器中密集部署GPU加速卡和高速网络设备提供更强支撑。随着AI训练负载对I/O吞吐提出更高要求，此类架构演进正成为数据中心芯片竞争的关键方向。
