一个月内，华为芯片两次被推上头条。 上个月，DeepSeek 发布 V4 系列模型。1.6 万亿参数，性能比肩顶级闭源模型，全部开源。但大家聊得最多的其实是另一件事：DeepSeek 把首发适配的优先权给了华为昇腾。 黄仁勋在更早的一档播客里说过一句话，大意是如果有一天顶级模型在华为芯片上首发，「将是一个可怕的结果」。结果这一天还真来了。 今天在 ISCAS 2026 上，华为半导体业务部总裁何庭波公布了华为提出的「韬（τ）定律」，并宣布今年秋天面世的麒麟 2026 芯片将首次完整采用「逻辑折叠」技术。 何庭波. 何庭波上一次被大众记住的发声，还是 2019 年 5 月 17 日凌晨发给全体海思员工的内部信： 多年前，还是云淡风轻的季节，公司做出了极限生存的假设，预计有一天，所有美国的先进芯片和技术将不可获得，华为仍将持续为客户服务。为了这个以为永远不会发生的假设，数千海思儿女，走上了科技史上最为悲壮的长征，为公司的生存打造备胎。 何庭波当时是海思总裁，写这段话的三个小时前，华为刚被列入实体清单。一年后，台积电停止代工。 那会儿华为刚做出麒麟 9000，全球首款 5nm 5G SoC，153 亿晶体管，用一颗少一颗。Mate 40 一机难求，之后两年华为旗舰被迫改用高通骁龙 4G 芯片，全球份额从第二名掉下去了。 2019 年那封信里还有一句：「华为正在本行业逐步将自己的芯片从使用别人家的，转为海思自研体系。」当时行业普遍以为她说的就是设计能力自研。 七年后再看，她说的恐怕是整条技术路线。 这些年华为在芯片话题上的嘴紧是出了名的，所以今天这种级别的技术公开才格外反常。DeepSeek 选择首发昇腾，何庭波透露华为半导体技术路线，两件事相隔一个月，说的是同一件事：华为的芯片叙事，要从「活下来」翻篇到「往哪走」了。 附何庭波署名论文🔗 https://chinaxiv.org/abs/202605.00224 韬定律 何庭波给出的答案说穿了就一句话：别再死盯「把晶体管做得更小」了，开始盯「让信号跑得更快」。 听上去像一句正确的废话对吧？但它后面跟着一个被行业忽视了太久的事实。 芯片跑多快，说到底就取决于一件事：信号从 A 点跑到 B 点要多久。这个时间由一个叫「时间常数 τ」的物理量决定。 信号每经过一段导线、每穿过一个逻辑门，都要被电阻和电容拖一下。τ 越大，信号越慢，频率就上不去。 过去五十年，全行业降低 τ 的办法只有一个：把晶体管做小、让导线靠近、让信号少跑路。这叫「几何缩微」，是摩尔定律全部的底层逻辑。从 28nm 到 16nm 到 7nm 到 5nm 到 3nm，一路走下来都是这条路。 但 7nm 往下，事情变味了。 论文的原话是：「在 7 纳米节点之后，纯粹依靠尺寸缩放带来的收益已经趋于平缓。」 导线延迟已经成了决定芯片速度的大头。 你花几百亿美元把晶体管做到 3nm，但真正拖后腿的那部分其实没怎么改善。 打个比方吧，你开超跑，发动机够猛了，但每天上班得绕城市外环。卡住你的不是马力，是那段路有多绕。 继续升级发动机（缩小晶体管），快个 10%。给你修条穿城隧道（缩短走线距离），能快 50%。 何庭波选了修隧道。 这就是韬定律的核心主张：以「时间缩微」替代「几何缩微」。不纠结把晶体管做得多小了，转而从各个层面系统性地压缩信号传播时间。τ 降了，性能就上来了，晶体管密度的等效指标自然也跟上了。 但「时间缩微」不是一招鲜。华为把它拆成了四层一起干的事。 最底下的器件层，用新材料（钌、钴）替掉传统铜导线来降电阻，用低介电常数材料来降寄生电容，从物理上把 τ 的底线压低。电路层，用逻辑折叠把平面布局变立体，大幅缩短走线。这是四层里动静最大的一步。 芯片层，华为同时掌控鸿蒙、编译器和芯片微架构，能根据实际跑的东西来定制数据通路。芯片只算该算的，不做无用功。 系统层，华为搞了个叫「Unified Bus」的东西（中文叫「灵衢总线」），用一个协议替掉传统那一堆叠起来的 PCIe + NVLink + 以太网 + 软件远程内存。 这四层像同一台发动机的四个汽缸。单开一个，动力有限。四缸一起点火，才能释放真正的性能。 过去六十年，搞工艺的、画电路的、做架构的、搭系统的，各干各的，各看各的指标。韬定律头一回让所有人盯着同一个数字使劲。 说白了，韬定律讲的就是：晶体管做不了更小了？那就让整个系统跑得更快。代价嘛，复杂度陡增，每一层都得拧紧螺丝。 逻辑折叠 韬定律四层体系里，逻辑折叠（LogicFolding）是最核心的一层，也是麒麟 2026 的大招。 传统芯片电路铺在一个平面上，像一张巨大的城市地图。几十亿个晶体管和连线全摊在同一层。两个需要频繁对话的逻辑单元，可能因为平面布局限制被甩在了芯片两端，信号跑几百微米才能到。 逻辑折叠干的事，就是把这张摊开的地图「折」起来。对折一下，它们就贴一块了。几十厘米变成几毫米。 芯片同理。把电路逻辑从一个平面分成上下两层，频繁对话的单元通过垂直短通道直连，替掉平面上那段绕远路。关键路径走线缩短约 30%。 距离短了，电阻小了，电容小了，τ 就小了。τ 小了，芯片就快了。 不过话说回来，三维堆叠这事在半导体圈子里不新鲜。 AMD 的 3D V-Cache，把 64MB SRAM 缓存堆在 CPU 核心上面，游戏性能平均涨 21%，早就量产了。Intel 的 Foveros，把计算、GPU、I/O 这些不同功能的芯粒面对面贴一起，Meteor Lake 就是这么封的。台积电 SoIC，干的也是类似的活。 但它们堆的全是「不同的功能模块」。缓存一块，计算核心一块，I/O 一块。各自独立生产，做完了再用封装工艺粘到一起。打个不那么精确的比方，就是两栋楼之间架了座天桥。 华为干的事更激进：把同一栋楼改成复式。不是两颗芯片贴一块，是把一颗芯片的内部电路从单层掰成双层。CPU 流水线里相邻的两个阶段，一个搁楼上一个搁楼下，中间坐电梯（垂直通孔）直达。功能上还是一个整体，物理上变成了立体的。 AMD 在两栋楼之间搭天桥，华为在一栋楼里面装电梯。干的事完全不一样。（当然这个比方也不能百分百精确还原技术差异，凑合着理解吧） 这意味着芯片设计师得打破一个几十年的基本假设：所有逻辑单元都得在同一个平面上搞定。何庭波给它起了个名，叫「自由逻辑设计理念」。 设计师现在可以看着延迟、功耗、散热的约束，灵活决定哪些逻辑放上层哪些放下层。举个例子：CPU 核心的取指单元放下层，译码单元放上层，层间垂直互连一拉就通。传统平面设计里这俩可能隔着几百微米绕行走线，折叠之后垂直距离也就几微米。 对 EDA（电子设计自动化）工具来说这是动根基的事。传统 EDA 工具默认世界是平的，布局布线算法、时序分析、功耗仿真全建在二维数学上。 现在世界立起来了。你得有三维布局布线来分配上下层，三维时序分析来算垂直通孔里的延迟，三维热仿真来预测双层结构怎么散热。全球有这套完整能力的工具链，真不多。华为能在 2026 年把逻辑折叠做进量产芯片，工具链这块肯定是提前跑了很久了。 何庭波还摊了个路线图：麒麟 2026 只是双层，未来还要往全面折叠和更多层走。到 2031 年，高端芯片晶体管密度要达到 1.4nm 制程的同等水平。 换句话说：用 7nm 级的工厂，做出 1.4nm 级的密度。AI 硬件集成度到 2035 年涨 100 倍以上，这是韬定律给出来的预期。 381 颗芯片 381 款芯片，六年，年均 60 多款。手机、基站、AI、车载都有。 这个数字含金量不在「多」，在「广」。芯片设计里最贵的东西不是流片费，是方法论试错的成本。每种新设计方法都得在不同场景、不同功耗区间、不同性能目标下反复跑验证。 381 款就是说华为把一个庞大的验证矩阵跑完了。只做手机芯片的公司没有基站场景可验证，只做 AI 芯片的公司没有低功耗终端的约束。 麒麟 2026 不是逻辑折叠的「首次尝试」，但是首次成功实施。 381 颗芯片积出来的东西，到了该兑现的时候。 逻辑折叠这个思路本身不是华为发明的。全球搞三维逻辑集成的研究至少二十年了。但从论文到量产产品之间，隔着一个巨宽的工程化鸿沟。 imec 在推的 CFET（互补场效应晶体管），从晶体管结构最底层做三维化，垂直堆叠两种不同类型的管子。理论上更彻底，但工艺难度摆在那，路线图说量产得等到 2030 年代初。 MIT 研究的单片三维集成（M3D），同一块硅片上逐层长新晶体管层。概念漂亮，但上层管子制造温度必须压到 450°C 以下才不会把底下的搞坏，离商用还远着呢。AMD 它们已经在商用的先进封装呢，堆的是芯粒级的功能模块，颗粒度比逻辑折叠粗太多。 华为的逻辑折叠卡在一个挺妙的位置：比先进封装细（电路级），比 CFET 务实（不需要全新晶体管结构，现有工艺就能搞）。 说穿了就是选了一条技术野心刚好够得着、工程难度刚好搞得定的中间路线。 这种取舍本身就是判断力。很多公司技术路线翻车，不是因为选了太简单的事，是因为选了做不到的事。 如果麒麟 2026 跑通了，华为在这条赛道上就拿到了先发窗口。量产经验、良率数据、EDA 工具链、设计方法论，每一样的迁移成本都极高。对手发篇论文追不上的，得自己从头趟一遍工程的浑水。 风险当然也在。两层逻辑意味着单位面积发热量上去了，散热没有通用解。三维制造更复杂，一层出问题整颗可能废掉。逻辑折叠的增益也不是无限的，层数越多麻烦越大。等到 2030 年代 CFET 成熟，那些有 EUV 光刻机的巨头会把新晶体管结构和三维集成叠在一起，到时候逻辑折叠的优势可能就没那么明显了。 何庭波自己也说了，「2026 到 2035 年，随着大量探索性技术逐步产品化」。逻辑折叠只是第一手牌。 华为芯片的鸿蒙时刻 2026 年，半导体行业都在从「平面」往「立体」走。 台积电 5 月刚亮了个「三层蛋糕」AI 平台架构。AMD 在把 3D 堆叠从 L3 缓存往 L2 延伸。Intel 的 Foveros Direct 追求更高密度芯粒堆叠。「芯片性能不能只靠把晶体管做小来撑了」，这一点上全球共识已经基本成型了。 但华为这次做的事，跟单纯的技术迭代有一个本质的不同。 过去几十年，全球半导体产业默认跑在一套西方定义的轨道上：摩尔定律、制程军备竞赛、EUV 光刻、台积电 + ASML + EDA 三巨头的全球分工体系。 所有人的竞争都在这个框架里面进行，比的是谁在这条路上跑得更快、砸的钱更多。 韬定律做的事，就是说：这条路不是唯一的路。 这个逻辑和七年前华为做鸿蒙非常像。鸿蒙真正重要的地方在哪？它是华为不再跟着安卓技术路线走、不再默认接受移动互联网时代那套生态秩序、自己来定义设备协同方式、构建自己技术语言的一次完整尝试。 韬定律现在干的事本质上一模一样：不再跟着几何缩微的制程路线走，不再默认「EUV 光刻机决定一切」那套产业秩序，自己定义芯片进步的度量标准（从纳米换成时间常数 τ），搭一套自己的从器件到系统的全栈优化语言。 鸿蒙重写了「什么叫操作系统」，韬定律试图重新定义「芯片进步」。 当然，这个类比也有一定局限。操作系统是软件，迭代快、验证快；半导体是物理世界，流片要好几个月，验证成本极高，犯错空间极小。 鸿蒙要解决的是生态冷启动（先有鸡还是先有蛋），韬定律要面对的是物理极限（散热、良率、层数天花板）。芯片世界的规矩比代码世界复杂得多。 但两条路线骨子里的东西是一样的：对手把你在某个维度上的路堵死了，你不在那个维度上跟他死磕，你开辟一个新维度出来，让他的优势在新维度上不再管用。 2019 年海思那封内部信里有一句话：「今后的路，不会再有另一个十年来打造备胎然后再换胎了，缓冲区已经消失。」 七年后，备胎有了自己的名字。麒麟 2026 秋天上市那天，搭载的将同时是中国自己的芯片和操作系统。 芯 + 魂，两条被逼出来的路，终于走到了一起。 *封面以及文中信息图由 AI 辅助制作
