随着摩尔定律逐渐失去效力，半导体行业开始寻求新的性能提升途径。最近于上海举行的IEEE ISCAS 会议上，华为表示已将性能优化从“几何尺寸”转向“时间压缩”，并通过工程实践（使用过去六年中设计并大规模生产的381 块芯片）验证了这一点。
“六年前，电子器件的几何尺寸微型化达到了一个瓶颈期。我们开始重新审视摩尔定律以及电子系统的本质。我们很快意识到，半导体的发展不仅仅局限于几何尺寸的缩小。实际上，几何尺寸的缩小在时间维度上也带来了诸多好处。比如，更快的晶体管、更快的电路响应速度、更高的芯片频率等等。”
此后，华为将研发重点从几何尺寸的微型化转向了时间尺度的微型化——即“τ定律”——并将时间微型化作为电子系统演进的新指导原则。
一个有趣的细节是，τ定律也常被称为Her's Law。何庭波首先提出了这一法则，在华为内部，它通常被称为“何氏定律”，这个名称与Her's Law的发音完全一致。
“τ定律”源于对摩尔定律本质的重新理解。何指出：“几何缩放不仅带来了尺寸上的变化，还改善了时间维度，例如更快的晶体管切换速度、更短的电路响应时间以及更高的芯片频率。从这个角度来看，空间和时间是‘同一枚硬币的两面’；即使几何缩放速度减慢，时间层面的优化仍可以继续进行。 ”
因此，问题不再是“晶体管能否继续缩小？”而是“系统时间能否继续缩短？”在工程学中，这一抽象概念得到了进一步的明确：τ可以大致等同于RC 延迟（τ≈RC，其中R 是电阻，C 是电容）。
在实际应用中，华为提出了一种多层次的“折叠”设计方法。
折叠：通过结构重构缩短路径
折叠的基本理念（在实现层面，τ调整依赖于此理念）是通过三维结构的重新排列直接缩短信号传播距离，从而减少RC 延迟。
华为宣称其“逻辑折叠”架构通过将关键路径逻辑分布在垂直的活性层上，并利用混合连接的方式，有效地缩短了路径长度和RC 延迟。传统的电路延迟可表示为τ∝ 路径长度*RC——折叠技术直接通过空间重新配置来缩短路径长度。系统的性能最终受到关键路径上触发器之间传播延迟的限制，而这种延迟主要由逻辑深度和互连的RC 决定。
“因此，优化的核心并非仅仅是增加晶体管的数量，而是要缩短关键路径的长度。”何解释道。“在这种情况下，逻辑折叠技术显著缩短了信号传播路径，并通过将组合逻辑重新分布在不同的物理层面上来减少寄生电阻和电容，从而缩短了传播时间。同时，跨层布局还使时钟分配更加集中，显著减少了时钟偏移，并进一步压缩了时序裕量，最终实现了更高的运行频率。”
何接着说道：“这种方法依赖于明确界定的工艺边界条件。经过多轮探索，华为指出，混合连接的间距必须控制在顶部金属间距的三倍以内。以目前约720 纳米的顶部金属间距为例，这意味着连接间距必须小于2 微米。当这一条件得到满足时，跨层连接就可以等同于增加一层金属层，从而将逻辑折叠从理论转化为工程可行性。正是在这个关键节点上，其所谓的‘性能飞跃’得以实现。”
基于这一设计方法，华为在其最新一代麒麟芯片上实现了首次大规模量产验证。
麒麟2026 采用了“自由逻辑设计”理念，将处理核心从传统的单层结构扩展为两层的活性架构，从而使逻辑折叠技术能够应用于芯片层面的应用中。
结果表明，麒麟2026 系统芯片实现了“阶梯式”的性能提升：在过去三年中，晶体管密度仅从126 万个特制单元/平方毫米增加到155 万个特制单元/平方毫米，但引入逻辑折叠技术后，这一指标在单一代际中就跃升至238 万个特制单元/平方毫米。同时，性能核心的能效提高了约41%，最大工作频率提高了约13%。
“这一组数据表明，即便不依赖工艺节点的改进，通过结构重组和路径压缩，仍能够实现与传统扩展方式相当甚至更高的性能提升。这也标志着在实际产品中首次对τ扩展方式进行了系统层面的验证。”何分享道。
从更高的层面来看，CircuitFolding 和ChipFolding 进一步将优化扩展到了时钟网络和系统架构方面，通过跨层路径的汇聚来降低延迟。
“当我们将视角从单个芯片扩展到整个AI系统时，通信时间就变得极为关键了，”何指出，并指出系统能耗的80% 来自数据传输，而成本的70% 来自数据存储。
为了降低系统延迟（τ），华为设计了统一总线（UB），通过内存语义通信将延迟从微秒级降低至约100 纳秒（约500 倍的降低）。在传统架构中，数据跨节点通信需要进行多次协议转换，从而导致路径复杂、延迟高和成本高。而UB 通过完全的对等架构直接避免了这些跨协议转换，使数据能够在内存语义层面进行传输。这显著降低了延迟，提高了可靠性，并简化了整个系统。最终目标是使大规模AI系统尽可能接近“系统如同一个芯片”——像单个芯片一样运行。
然而，在互联实现方面，面临的挑战是：随着单芯片带宽从数百Gbps提升至Tbps，传统的电气互联方式开始达到其极限。传输距离缩短，电缆变得过大，甚至电源供应和散热也变得紧张。为解决这一挑战，华为引入了Hi-ONE 光互联引擎。单个模块可提供8 Tb/s的带宽，与UB带宽一致。同时，电气互联距离被压缩至约5 厘米，而整个系统的连接距离则可以扩展到100 米级别。这使得计算能力能够分布在多个机架中，而非集中在单个机架上，从而更好地控制功率密度和散热压力，并首次使超大规模数据中心的高密度互联成为可能。
华为的“系统折叠”技术旨在重新分配原本集中于芯片边缘的内存、输入/输出以及电力资源，将其从二维边界转移到三维空间的“表面”。这样，这些关键资源就能像计算能力一样在面积层面同步扩展，从而缓解了扩展不平衡的问题。
根据华为的规划，SystemFolding 架构将成为未来的主要发展方向。该公司预测，到2035 年，系统集成规模将增长超过100 倍。在技术方面，芯片模块和2.5D 封装技术将在2030 年之前占据主导地位，之后将逐渐向完全融合了折叠技术的三维系统架构转变。
在讨论未来的发展规划时，她进一步总结了过去六年中“τ”缩放技术的阶段性成果，并为其未来的发展指明了明确的方向。她表示：“在电路层面，晶体管密度从155 万个每平方毫米增加到了240 至300 万个，正迅速接近甚至超过400 万个；从系统设计的角度来看，有效晶体管密度也从低于100 个增加到了超过250 个，这表明基于“τ”优化的“非节点缩放路径”是可持续的。同时，这条路径也为SoC 性能的提升开辟了新的空间，预计在2031 年之前，CPU 大核心频率将突破5GHz（如上图所示）。”
“τ缩放”与“工艺芯片范式”
从行业角度来看，华为提出的“τ缩放”路径并非是对现有路线的延续，而是一种与当前半导体发展逻辑相背离的改变。与英特尔、台积电和英伟达等公司的技术方向相比，其差异主要在于“性能来源”的定义。
目前，其他路径仍围绕“先进工艺技术+ 架构”这一组合展开：
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台积电/三星采用的是“工艺驱动”的模式，通过EUV技术推进3 纳米和2 纳米节点的研发，持续为更高的晶体管密度和能源效率提供基础。
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英特尔则在推进“先进工艺技术+ 封装（英特尔4/3 + Foveros/EMIB）”的同时，仍将节点领导力作为其核心竞争力。
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另一方面，英伟达遵循典型的“架构驱动+ 软件生态系统”路径，通过GPU 并行架构和CUDA 软件系统在先进节点上提升性能。
这些路径都有一个共同的前提，即性能的提升最终取决于先进工艺技术所提供的基本条件。相比之下，华为在τ缩放方面采用了不同的假设：如果先进工艺技术不可持续或不可用，它会通过系统级工程技术来实现近似的效果。
挑战与前景
在探讨这一技术路径的未来发展时，何也明确指出仍面临诸多挑战。
首先，设计方法和工具链存在一些缺陷。传统的工具链和方法无法完全支持自由逻辑设计，因此在实际应用中需要围绕折叠和持续迭代优化构建一个全新的设计系统。
其次，还存在与能源效率和热管理相关的压力。随着芯片能耗的持续攀升，热问题的规模已从毫瓦级扩大到吉瓦级，从单个器件和电路扩展到整个系统，这给工程实施带来了更高的要求。
为解决这一问题，不仅需要在芯片内部引入高密度电容器以应对瞬时电流冲击，还需要在封装和系统层面系统性地优化热阻和散热路径。这些挑战意味着τ缩放并非单一的技术问题，而是一个贯穿整个系统的系统工程问题。
尽管面临诸多挑战，但何仍对这条技术路径的前景给出了较为清晰的评估。她表示，经过六年实践，“τ缩放路径已被证明是可行的、通用的且可持续的。”从具体的进化角度来看，在电路层面，晶体管密度已从155 MTr/mm²增加到240-300，并正接近400 或更高。在性能方面，预计CPU 核心频率在2031 年之前将突破5GHz。同时，由于逻辑折叠和硬件/软件协同优化的共同作用，麒麟SoC 能源效率预计在未来三到五年内将持续显著提升。在系统方面，其AI计算平台也将沿着同样的路径继续扩展，提供更低的延迟和更大规模的计算能力。
总之，何强调这条路径的意义并不仅在于技术上的突破本身，而在于它提供了一种新的进化逻辑——将时间作为统一的目标，持续推动半导体系统性能的进化，而不完全依赖先进的工艺。
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