华为“韬定律”，重构产业链还要解决这些问题

电子发烧友网报道（文/梁浩斌）在周一的国际电路与系统研讨会（ISCAS 2026）上，华为公司董事、半导体业务部总裁何庭波在演讲中正式发表了“韬（τ）定律”。

“τ”是希腊字母，在物理和数学中常用来表示时间常数、力矩、剪应力等概念，“韬定律”则提出以“时间微缩”替代“几何缩放”，以系统性降低时间常数“τ”为目标，通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，实现半导体与电子系统的持续演进。

在不少报道中可以看到，“韬定律”是中国在全球半导体领域首次提出指导产业发展的新原则。经过昨天大范围的消息发酵和信息传播，对于“韬定律”的疑问依然不少，包括类似通过3D封装的形式提高晶体管密度，业界包括台积电、英特尔等厂商也已经具备类似技术，那么“韬定律”到底又有什么区别？

何庭波在中国科学院科技论文预发布平台上发表的署名论文《多层电子系统的时间缩微理论》，详细解释并深入论证了“韬定律”的可行性。基于这篇论文，我们来探讨一下“韬定律”能够对未来半导体产业带来哪些影响。

“韬定律”具体要怎么做？

对于韬定律的解析，有关注的朋友相信在最近两天已经被各种信息狂轰滥炸了，这里就基于论文简单描述一下。

过去60年，整个半导体行业几乎都以摩尔定律和登纳德缩放定律为主导，即“集成电路上可以容纳的晶体管数目在大约每经过18个月到24个月便会增加一倍”，“按比例缩小晶体管尺寸时，同步等比例降低电压，可保持电场不变、功率密度不变，同时频率提升、性能暴涨”。前者是产业经验总结，后者是基于MOSFET器件推导出的理论，同时也是摩尔定律实现的实现方法。

然而在2005年，登纳德缩放定律开始失效，在晶体管尺寸持续缩小后，电压不再同步下降，功率密度也逐步失控；但得益于FinFET、GAA等器件架构的出现，让延续几何缩放技术延续了摩尔定律的推进。

在7纳米工艺节点之后，单纯尺寸缩放带来的收益已基本停滞。原因是传输速度饱和效应使得本征延迟对沟道长度的依赖关系从二次方关系降至线性关系；局部互连结构的寄生电阻和电容逐渐成为标准单元延迟的主要因素；掩模成本、 EUV 折旧以及设计规则复杂度的增加，导致2纳米节点的前沿芯片设计预算已经不受控制。

所以，对于所谓的“后摩尔时代”，其实过去十年业界的普遍共识都是通过更先进的封装技术，在几何缩放通过先进封装提升芯片的功能密度、缩短互连距离、在系统上进行重构。

可以说，“韬定律”的实现过程中同样是强依赖于先进封装技术，但理念上将系统优化的核心，定义为压缩传输时间。

论文中提到，从对终端用户的核心价值来看，摩尔定律从本质上就与几何尺寸无关。晶体管更小之所以能提升系统性能，是因为开关速度更快；互联更密集之所以能提升性能，是因为信号传输距离更短；集成度更高之所以能提升性能，是因为数据跨越的边界更少。每一代技术进步所带来的，本质上都是时间的压缩——器件层从皮秒级缩短至纳秒级，芯片层从纳秒级缩短至微秒级，系统层从微秒级缩短至秒级。空间缩放仅仅是压缩时间的一种手段。

比如，过去在芯片工艺上优化的目标是晶体管密度，在电路上优化的目标是时钟频率，芯片架构优化目标是提高IPC，系统优化目标是提高吞吐量。但实际上这些优化本质上都是优化时间。

所以，何庭波认为时间本身应作为主要衡量基准，即在可堆栈的每一层，包括在晶体管、电路、芯片、系统中定义一个特征时间常数τ，并将缩短τ视为统一的优化目标。所以τ定律一定程度上，是希望统一芯片产业的衡量尺度，打通每个层面的优化目标。

那么如何实现降低τ这个目标？当然，更先进的工艺制程，几何缩放也是降低τ的技术之一，但除此之外，还有非常多的方式来降低τ。

其实从这里大家应该也能看出来，工艺制程正是华为目前最大的短板，无法使用最先进制程，使其芯片产品在几何缩放的维度远落后于业界最先进水平。在论文中也非常直白地指出了这一点：“对华为半导体而言，这一转型还伴随着一项额外约束：获取最先进光刻设备的渠道受限。寄希望于迭代下一代工艺节点就能解决问题，已不再可行。六年前，几何尺寸缩放路线图已陷入停滞，这迫使我们去思考一个更根本的问题——如今回过头看，整个行业最终都必须面对这个问题。”

从华为的角度，关键是寻找不依赖最先进制程节点，同时能够提升芯片性能的路径。

前面提到的晶体管、电路、芯片、系统四大层面，论文中都给出了各自降低τ的机制和技术。

晶体管层：迁移率增强技术，用以提升载流子运动速度；应变工程，优化器件电学特性；高 κ/金属栅极结构，降低漏电流并提升栅控能力；环绕栅极（GAA）架构，进一步强化栅控与缩放潜力；以及降低局部互连的寄生电阻（R）和寄生电容（C），目前寄生 RC 的影响已远超晶体管本征渡越时间，成为优化重点。

电路层：电路层聚焦于缩短信号传输的RC延迟，是τ缩放落地的核心环节，论文的标志性技术LogicFolding（逻辑折叠）便归属这一层。该层级通过材料与架构创新压缩布线时延，技术手段包括采用低电阻率导体，降低线路本身电阻；使用低κ介电材料，减少互连寄生电容；垂直集成技术，从平面布局转向立体结构，从根源上缩短互连线长；以及LogicFolding，将数字、模拟、存储电路分布在垂直堆叠的有源层中，通过超精细混合键合连接，大幅降低关键路径延迟、时钟偏差与布线长度，在固定工艺节点实现密度与能效的跨越式提升。

芯片层：芯片层以优化计算与内存访问延迟为目标，从架构层面统筹片内资源调度，提升数据处理与交互效率。论文中该层级的核心技术与设计方法包括：灵活的架构选型，适配不同场景的算力需求；合理调整流水线深度，平衡指令执行效率与延迟；优化存储层次结构，缓解内存墙问题；以及片上互连设计，提升片内各模块间的数据传输效率，保障芯片整体时延可控。

系统层：系统层面向多芯片、集群级场景，目标是压缩端到端消息与同步时间，尤其针对AI数据中心等大规模算力场景，是τ缩放从单芯片延伸至整机系统的关键。技术上可以优化互联拓扑，提升数据传输路径效率；精简协议栈，减少协议转换带来的时延损耗；系统互联架构（fabric design）重构；Unified Bus（统一总线），以单一内存语义协议替代多层协议栈，将远程访问延迟降低约 500倍；Hi-ONE光互联引擎，实现近封装高速光互联（NPO），单模块带宽达到8Tb/s，并突破电互联带宽与距离限制；3D Folding（三维折叠），将内存、光I/O、供电从封装边缘移至垂直表面，解决2.5D架构的算力与带宽扩展不匹配瓶颈。

LogicFolding：不止是封装技术

LogicFolding是韬定律中最受关注的部分。最容易理解的说法是，这项技术是将两片逻辑die垂直堆叠放置，中间通过混合键合连接。有人认为这种封装跟NAND/HBM的3D堆叠没什么区别，但存储阵列堆叠和逻辑堆叠的实现难度有非常大的差异。

本质上，NAND的3D堆叠是重复结构的堆叠，是存储单元阵列的垂直复制；而HBM是通过TVS将DRAM堆叠起来，但同时具备逻辑层，即Memory-on-Logic，这也是HBM难度高的原因。

而LogicFolding是一种“Logic-on-Logic”，将数字、模拟与存储电路拆分至垂直堆叠的多层有源层，通过超精细混合键合实现层间高密度互联，几乎是重构逻辑互连拓扑。

论文中的描述是：从设计工具角度，两层Die像一个连续逻辑平面。前面也提到，这样做的核心价值在于大幅缩短关键路径信号线长度，显著降低寄生 RC、时钟偏差与时序开销，使芯片在相同器件节点下实现频率、能效与密度的同步跃升。

与此同时，该技术对工艺有明确约束：混合键合节距需低于 2μm（麒麟2026达 1.5μm），套准精度＜0.5μm，TSV 关键尺寸与禁入区小于 1.5μm，配合智能冗余可实现近 100% 良率。

另外，对于GHz级的高频逻辑die，当逻辑从二维变成三维后，时钟、数据路径、寄生参数、工艺偏差之间的组合复杂度指数上升，怎样在3D封装时代解决logic die之间的时序控制也是业界难题之一。

目前，LogicFolding 在麒麟 2026 移动 SoC 上已经完成规模化验证，在固定节点下取得阶跃式突破：

晶体管密度从 155 MTr/mm² 提升至 238 MTr/mm²，单代提升约 55%，相当于传统三年几何缩放的收益。（这里的晶体管密度是等效密度）
SoC 性能核心能效提升 41%，最高主频提升近 13%，达 3.1GHz。
SRAM 工作频率提升超 40%，访问速度与单位比特能耗显著优化。
典型处理核心时钟缓冲器数量减少超 50%，时钟偏差降低 25%，互连线长缩短约 30%。
跨层片上网络数据路径面积减少 55%，供电稳定性同步增强。

芯片领域的“DeepSeek时刻”？但还存在很多待解决问题

受限于技术封锁，跳出原有规则，提出全新体系、全新方法论，海外投行Bernstein在最新的研报中甚至称“韬定律”是另一个“DeepSeek时刻”。

但理性看待，目前对于“韬定律”依然有非常多的疑问，以及待解决的问题。

受限，现有EDA工具面向二维平面设计，以面积、时序、功耗分立优化为目标，这意味着当前以芯片平面布局为基础的EDA工具，也无法直接用于设计LogicFolding芯片。τ原生、多物理场、3D 原生的设计与验证工具链，是LogicFolding全面普及的首要瓶颈。

其次LogicFolding 需键合不同批次、甚至不同节点的晶圆，层间阈值电压、驱动电流、互联 RC 差异显著大于片内偏差，直接冲击时钟分布与保持时序裕量。如何保证良率和工艺稳定性，是大规模量产前最大的难题。

3D 堆叠导致热量集中，中间层散热困难，易形成热点限制频率与持续性能释放。韬定律聚焦时延压缩，并非直接约束能耗，若速度提升伴随功耗同比例上涨，将超出系统供电与散热承载。必须配套背面供电、近存计算、数据中心级 DVFS 等机制，把时延余量转化为能效收益，实现性能与功耗平衡。

在标准化和测试方面，行业缺乏统一的剖面基准、垂直互联接口规范与多层芯片测试方法，现有Linpack、MLPerf 等基准无法反映各层时延瓶颈，难以跨平台对比LogicFolding收益，制约技术推广与生态共建。

所以，未来相关技术的推广，还需要晶圆厂、封装厂、IP、EDA、半导体设备等产业链企业的相互配合。尤其是在设备上，包括高精度光刻与对准设备、TSV刻蚀设备、薄膜沉积与金属化设备、亚微米级混合键合，以及三维量测设备等。

何庭波在报告的最后也坦言：行业仍有诸多开放性问题，没有任何一家企业能独自解决—— 工具链、标准体系、基准测试、器件物理、产业经济模型，都需要行业各方共同参与、协同贡献。因此，本文既是来自产业一线的实践报告，也是面向全球同行的公开邀约。

“前路虽充满挑战，但发展方向清晰无疑。”

华为“韬定律”，重构产业链还要解决这些问题图2

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