在FPGA圈里，有些项目不是为了“炫技”，而是为了让你真正从零理解一个CPU + SoC是怎么跑起来的。

NEORV32 就是这一类项目。

GitHub：https://github.com/stnolting/neorv32

01 它是什么？

NEORV32 处理器是一款可定制的类微控制器片上系统 (SoC)，它基于 NEORV32 RISC-V CPU(https://riscv.org/) 构建，并采用平台无关的 VHDL语言编写。该处理器可用作大型 SoC 设计中的辅助控制器，也可作为小型定制微控制器使用。该项目旨在开箱即用 ，面向 FPGA/RISC-V 初学者和经验丰富的用户。

主要特点

• 一体化软件包：CPU + SoC +软件框架+测试基础设施
• 完全独立——无外部依赖
• 完全用行为型、平台无关的 VHDL 描述 -没有原语、宏、属性等。
• 技术友好；例如，所有内部存储器都可以映射到FPGA或ASIC原语。
• 丰富的 CPU 和 SoC 配置选项，可适应各种应用需求。
• 目标是在尽可能符合 RISC-V 标准的前提下，尽可能做到体积小巧。
• 针对高时钟频率进行了优化，以简化集成和时序收敛
• 从零开始printf("hello world");——完全开源且有文档记录
• 易于使用——开箱即可使用

有用链接

• 正在寻找全Verilog版本？请查看自动转换设置。

https://github.com/stnolting/neorv32/tree/main/rtl/verilog

• 整个处理器也可作为Vivado IP Block提供。

https://stnolting.github.io/neorv32/ug/#_packaging_the_processor_as_vivado_ip_block

• 详细信息请参阅在线文档。

https://stnolting.github.io/neorv32/

• 项目链接

https://github.com/stnolting/neorv32

一句话总结

NEORV32不是最快的RISC-V core，也不是最复杂的SoC，

但它是：

最适合FPGA上“从0搭一个完整计算机系统”的开源项目之一