【内容目录】
一、从摩尔定律到τ定律，算力增长范式的底层重构
二、玻璃基板（TGV）——终结ABF大尺寸翘曲极限，开启CoPoS与面板级PLP的降维打击
三、CPO（共封装光学）——从LPO到1.6T/3.2T的互联演进，与KGD冲击下的ATE测试商机
四、先进封装EDA——从单片SoC到STCO的跨维协同，与多物理场耦合下的AI Agent革命
五、三大热点的技术成熟度评估与商业化拐点分析
六、构建先进封装产业生态共同体
一、从摩尔定律到τ定律，算力增长范式的底层重构
在2026年IEEE ISCAS会议上，华为正式提出的“τ定律（Tau Scaling Law）”揭示了这样一个趋势：半导体产业的演进正从单纯的“几何尺寸微缩（Geometric Scaling）”转向“时间/空间协同优化” 。τ定律的核心逻辑在于：通过缩短信号传输距离、提升三维异构集成密度，结合先进封装（如Chiplet、3D堆叠）与系统级优化，开辟一条全新的算力增长曲线。这一理论框架为我们理解先进封装的战略价值提供了全新的视角——封装不再是芯片制造的”最后一公里”，而是决定系统算力天花板的”第一公里”。
图：τ定律 vs 摩尔定律对比
当前，全球AI算力中心对GPU的三维异构集成封装需求呈现爆发式增长。以国内为例，长鑫存储在HBM堆叠封装、长江存储在3D NAND的键合技术上均在加速追赶国际水平，而华为昇腾系列AI芯片对先进封装的需求更是直接推动了国内CoWoS-like产线的建设。近期在无锡举办的”半导体封装测试暨玻璃基板生态展(CSPT×iTGV 2026)“上，产业界对先进封装风向的讨论也高度集中于此——三大核心技术热点的产业化进程正在加速。
本文将站在全球产业趋势的视角，深度剖析支撑这一演进的三大核心技术热点：玻璃基板（TGV）、CPO（共封装光学）以及先进封装EDA工具链，并在文末对其技术成熟度与商业化拐点进行系统性评估。
三大热点之间存在怎样的系统性关联？
下图展示了当前AI芯片封装的典型截面结构。在一个完整的AI加速器封装体中，我们可以看到多种先进封装技术的协同工作：
图： 2026年先进封装行业会议现场，华天科技演讲PPT
从这张截面图中，我们可以清晰地看到：
在水平维度上，逻辑Die（XPU）、HBM堆叠、CPO光引擎等多个异构芯粒通过Interposer（中介层）实现高密度互联。底部的Package Substrate（封装基板）承载了整个系统的电气互联与机械支撑——这正是玻璃基板未来要替代有机基板的位置。
在垂直维度上，HBM通过混合键合（Hybrid Bond）实现16层以上的3D堆叠，pitch已缩小至9μm以下；CPO模块通过EIC-Hybrid（电子-光子集成）实现光电信号的高速转换。
在设计维度上，如此复杂的多Die、多层、多物理场系统，必须依赖全新的EDA工具链来实现从架构到物理实现的全流程协同设计。
这三大热点并非孤立存在，而是构成了一个”基板承载 → 光电互联 → 智能设计”的完整技术闭环。理解了这一点，我们才能真正把握每个热点的战略意义。
二、玻璃基板（TGV）——终结ABF大尺寸翘曲极限，开启CoPoS与面板级PLP的降维打击
随着AI大模型参数量向万亿级迈进，单颗AI加速芯片的面积正在不断突破光刻机的掩膜极限（Reticle Limit）。为了容纳更多的HBM（高带宽内存）和计算Die，封装基板的尺寸正向着100mm×100mm甚至更大尺寸发展。在这一趋势下，传统有机基板的物理极限正在被逼近，而玻璃基板作为”终极底座”的战略价值日益凸显。
2.1 突破有机基板物理极限：玻璃基板的性能碾压
传统的有机基板（如ABF载板）在面对超大尺寸、高密度互联时，暴露出难以克服的物理缺陷：严重的热翘曲（Warpage）、高频信号损耗过大，以及尺寸稳定性的不足。
以CoWoS封装为例，下图展示了CoWoS-S、CoWoS-R、CoWoS-L三种技术路线的对比：
图： 2026年先进封装行业会议现场，华天科技演讲PPT
从这张对比表中可以看到一个关键趋势：封装尺寸正在急剧膨胀。CoWoS-S的中介层最大尺寸为3.3X reticle（约2600mm²），CoWoS-R实际量产最大为4X reticle，而CoWoS-L通过Silicon Bridge架构已经将中介层尺寸推向9.5X reticle，可支撑最多12颗HBM。
然而，即便是CoWoS-L这样的”拼接”方案，也面临着有机基板本身的翘曲问题。当封装基板尺寸超过100mm×100mm时，有机材料在高温回流焊过程中的形变将导致微凸块（Microbump）对准失败率急剧上升。
相比之下，玻璃基板展现出了”降维打击”般的优势：
玻璃基板的三大核心优势可以总结为：
第一，卓越的尺寸稳定性与CTE可调性。 玻璃的热膨胀系数可以通过配方调节（如无碱玻璃、硼硅酸盐玻璃），使其与硅芯片的CTE（2.6 ppm/°C）高度匹配，从根本上解决了超大尺寸封装的翘曲难题。这意味着玻璃基板可以支撑远超有机基板的封装面积，为下一代12-16颗HBM的超大封装体提供可靠的物理底座。
第二，极佳的高频电学特性。 玻璃的介电损耗（Df）比ABF基板低一个数量级（<0.001 vs 0.003-0.008），这意味着在224Gbps甚至更高速率的SerDes信号传输中，玻璃基板几乎不会引入额外的信号衰减。对于CPO光电共封装中的高速电信号传输路径，这一特性尤为关键。
第三，超高密度互联能力与面板级制造潜力。 玻璃表面极其平整（Ra<0.5nm），支持更细的线宽/线距（L/S可达1μm以下），互联密度比有机基板高出一个数量级。更重要的是，玻璃基板天然适配面板级封装（Panel-Level Packaging），可利用显示面板产业的大尺寸玻璃加工基础设施，实现远低于硅中介层的单位面积成本。
2.2 TGV制程工艺链拆解：核心价值向后段加工转移
玻璃基板的产业化核心在于TGV（Through-Glass Via，玻璃通孔）技术。与硅中介层的TSV不同，玻璃极高的硬度和脆性使得打孔和金属化面临巨大挑战。玻璃不像硅那样可以通过DRIE（深反应离子刻蚀）轻松打出高深宽比的通孔，而是需要借助激光改质+化学蚀刻的组合工艺。
完整的TGV制程工艺链主要包含六大核心模块：
激光改质（钻孔）→ 湿法蚀刻（扩孔）→ 孔壁绝缘/种子层沉积（PVD）→ 电镀铜填充 → RDL再布线层制作 → 表面处理与AOI/CT检测
图：TGV制程工艺流程图
每一步工艺都有其独特的技术难点：
激光改质是第一步也是最关键的一步。目前主流方案采用超短脉冲激光（飞秒/皮秒）对玻璃内部进行选择性改质，形成纳米级的微裂纹通道，而不直接”打穿”玻璃。这种方式可以实现极高的孔密度（>5000孔/秒）和精度（±1μm），同时避免了机械应力导致的玻璃碎裂。国内帝尔激光等企业的激光改质设备已完成面板级玻璃基板通孔设备出货，具备”激光改质+化学蚀刻+AOI检测”一站式解决方案能力，相较于德国LPKF、通快（TRUMPF）等进口设备展现出显著的性价比优势。
湿法蚀刻利用HF（氢氟酸）溶液选择性溶解激光改质区域，将纳米级微裂纹扩展为所需直径的通孔。这一步的关键在于控制蚀刻的各向异性，以获得理想的孔壁形貌（锥形或直壁）。
电镀铜填充是决定TGV电学性能的核心环节。由于玻璃通孔的深宽比通常在5:1到10:1之间，如何实现无空洞（Void-free）的铜填充是一大工程挑战。目前业界主要采用”自底向上”（Bottom-up）电镀策略，通过特殊的添加剂配方控制铜的沉积速率分布。
根据对产业链的深度调研，TGV业务的核心附加值正呈现明显的”后移”趋势。以彩虹股份等玻璃原片厂商为例，尽管其在前端玻璃配方（如无碱玻璃）上具备技术壁垒，但真正的利润区集中在后段的微孔加工、金属化填充与精密布线环节[5]。这一价值分布格局意味着，掌握后段加工能力的企业将在TGV产业链中占据最有利的位置。
2.3 商业化拐点与产业链格局：Intel与台积电的暗战
在全球格局上，Intel是最早押注玻璃基板的巨头，早在2023年即宣布计划在2026-2030年间实现量产。然而，近期Intel的策略发生重大调整，宣布放弃内部的Glass Core研发，转而依赖外部专业供应商生态。这一战略收缩的深层原因在于：玻璃基板的工艺复杂度远超预期，Intel在内部同时推进先进制程（18A/14A）和先进封装的双线作战中，不得不做出取舍。
这一战略收缩反而给了竞争对手超车的机会。台积电（TSMC）已全面重启玻璃基板研发，计划将其整合入下一代CoPoS（Chip on Panel on Substrate）平台，预计在2026年中期启动试验线。三星也在积极布局，其位于韩国天安的先进封装研发中心已开始进行TGV工艺验证。
图： Intel官方发布的玻璃基板测试芯片实物图
国内方面，以华为”τ定律”为牵引，玻璃基板被明确视为国产先进封装突破算力封锁的标配底座。
TGV产业链上下游正在快速集结：
值得注意的是，德国PLANOPTIK AG作为全球领先的玻璃基板专业厂商，其业务覆盖Glass-Core-Substrates、Wafer-and-Panel-Level Packaging、Carriers & Tools等多个领域，已与Intel、台积电等建立了深度合作关系。国内企业在追赶过程中，需要在玻璃配方、激光工艺、电镀填充三个环节同时实现突破，才能真正形成产业闭环。
三、CPO（共封装光学）——从LPO到1.6T/3.2T的互联演进，与KGD冲击下的ATE测试商机
随着AI集群网络从400G向800G、1.6T乃至3.2T演进，数据中心正面临一道难以逾越的”功耗墙”。在传统的架构中，交换芯片与前面板的可插拔光模块之间需要通过长距离的PCB铜线连接，当速率达到1.6T时，铜线带来的信号衰减和功耗将达到不可接受的程度。
3.1 铜退光进：从可插拔到LPO再到CPO的演进逻辑
为了解决这一痛点，光互联技术正在经历”传统可插拔（Pluggable） → 线性直驱（LPO/NPO） → 共封装光学（CPO）“的三阶段演进路径。
第一阶段：传统可插拔光模块（Pluggable）。 光模块位于交换机前面板，通过PCB走线与交换芯片相连。在400G时代，这一方案尚可工作，但每个端口需要消耗约15-20W功率，其中大部分消耗在DSP（数字信号处理）芯片的重定时（Retiming）上。
第二阶段：线性直驱（LPO/NPO）。 通过去除光模块中的DSP芯片，直接用模拟信号驱动光调制器，将单端口功耗降至约12-15W。这是当前800G时代的主流过渡方案，但其对信号质量的要求极高，链路距离受限。
第三阶段：共封装光学（CPO）。 将光引擎（硅光芯片）与网络交换ASIC芯片通过2.5D/3D先进封装技术集成在同一个基板上。光电接口之间的物理距离从几十厘米缩短至毫米级（<1cm），彻底消除了长距离铜线传输的信号衰减，同时省去了功耗巨大的DSP重定时芯片。
图：关于可插拔到CPO架构演进的分析
对比数据令人瞩目：传统的800G可插拔模块单端口功耗约在25-30W，而采用CPO架构后，单端口功耗可大幅下降至8W左右，整体系统能效提升超过50%，同时前面板密度也得到极大的释放。对于一个拥有数万台交换机的超大规模AI算力中心而言，这意味着每年节省数千万美元的电力成本。
3.2 商业化进程：800G/1.6T时代的必然选择
尽管CPO技术优势明显，但其商业化进程受制于极高的工程难度。核心挑战包括：
光源可靠性问题。 CPO通常采用外置光源（OELS，Off-Engine Laser Source）方案，将激光器从封装体中分离出来以避免热干扰。但外置光源与硅光芯片之间的光纤耦合精度要求极高（亚微米级），且需要在整个产品生命周期内保持稳定。
热管理挑战。 将光引擎与高功耗的交换ASIC集成在同一基板上，意味着光学器件需要承受来自ASIC的巨大热辐射。硅光调制器和光电探测器的性能对温度极为敏感，温度波动1°C就可能导致波长漂移，影响信号质量。
良率与成本。 CPO将光学器件与电子芯片”绑定”在一起，一旦任何一个Die失效，整个封装体都需要报废。这对Known-Good Die（KGD）的筛选提出了极高的要求。
根据LightCounting及Yole的预测，2024-2025年仍是800G可插拔与LPO的天下，但到了2026-2027年，随着1.6T/3.2T交换机的规模部署，CPO将迎来真正的商业化爆发点。
图：CPO市场规模与里程碑
NVIDIA的路线图是最好的风向标：其计划于2025年下半年推出的Quantum-X将支持1.6T硅光CPO，而2026年的Spectrum-X则将迈向3.2T CPO架构。Broadcom也在2025年宣布其下一代Tomahawk 6交换芯片将原生支持CPO接口。
3.3 测试生态重塑：KGD、Die-to-Die接口与多物理场验证
CPO与多Die异构集成（如CoWoS）的普及，正在深刻重塑芯片测试行业的生态。下图展示了先进封装对测试行业带来的三大独特挑战：
图： 2026年先进封装行业会议现场，泰瑞达（Teradyne）演讲PPT
从这张图中可以清晰看到，先进封装测试的复杂度正在三个维度同时升级：
第一维度：Known-Good Die（KGD）的极致要求。 探针间距（Probe Pitch）正从40μm向<10μm演进，单颗Die的Bump数量已超过10,000个且仍在增长。在CPO封装中，一颗有缺陷的光引擎Die如果在封装后才被发现，将导致整个价值数万美元的封装体报废。因此，Burn-in（老化测试）的战略地位正在前移——从传统的FT（最终测试）之后，逐步提前至晶圆级（Wafer-level）阶段。
第二维度：Die-to-Die接口标准的验证。 在Chiplet架构中，不同Die之间通过UCIe（Universal Chiplet Interconnect Express）、OpenHBI（Open High Bandwidth Interface）、BoW（Bunch of Wires）等新兴标准进行互联。这些接口的速率已达到16Gbps+，且采用宽总线、单端、低功耗的设计。测试设备必须能够在封装前验证这些Die-to-Die接口的完整性，这是传统ATE（自动测试设备）从未面对过的挑战。
第三维度：测试覆盖率的全面升级。 传统的功能测试已不够，还需要验证Inter-die operation（跨Die协同工作）、Die PVT interoperability（不同Die在不同工艺/电压/温度角下的互操作性），以及支持全新的DFT（Design for Test）技术如SSN（Simultaneous Switching Noise）分析。
这一测试生态的重塑，正在催生一个全新的市场机会。据估算，先进封装测试设备市场将从2024年的约30亿美元增长至2028年的超过80亿美元，年复合增长率超过25%。
四、先进封装EDA——从单片SoC到STCO的跨维协同，与多物理场耦合下的AI Agent革命
如果说玻璃基板和CPO是先进封装的物理载体，那么EDA（电子设计自动化）工具链则是决定这些硬件能否成功点亮的”数字底座”。没有强大的EDA工具支撑，再先进的封装工艺也只是”空中楼阁”。
4.1 STCO协同优化：Chiplet时代的设计挑战
在传统的单片集成（Monolithic SoC）时代，芯片设计与封装是割裂的两个阶段——前端设计完成后”扔过墙”给封装工程师。但在2.5D/3D Chiplet时代，这种”串行”模式彻底失效。
下图展示了硅芯科技提出的2.5D/3D堆叠芯片STCO（System-Technology Co-Optimization）设计流程：
图： 2026年先进封装行业会议现场，硅芯科技演讲PPT
从这张设计流程图中，我们可以看到先进封装EDA的复杂度已经远超传统芯片设计：
左侧是设计输入层（3Sheng Zenith平台），包含IC Type选择、IP Implementation、I/O Assignment、Initial Floorplan、Molding、Architecting、Preliminary Simulation等七大步骤。这些步骤不再是线性的，而是需要反复迭代。
中间是物理实现层（3Sheng Ranger平台），核心是2.5D/3D Floorplan & Routing。这里需要同时处理CoWoS-S、CoWoS-R、CoWoS-L等不同封装架构，支持Micro Bump和Hybrid Bond两种互联方式，并且需要区分Signal、Power、Ground三种不同类型的布线。
右侧是协同设计层（CiS Co-design），将设计对象分解为三个层次：Chiplet层（多Die约束，I/Os, block）、Interposer层（Power/Signal的merge、DTC、资源索求）、Substrate层（RDL, cross-layer Co-design）。不同的布线类型需要不同的算法引擎，实现”工艺深度协同”。
这种全新的设计范式被称为STCO（系统-技术协同优化）——即在架构设计之初，就要将封装工艺、热力学、电磁学等因素纳入全局考量。
4.2 多物理场耦合仿真：先进封装EDA的核心难题
STCO的实现依赖于强大的多物理场仿真能力。下图展示了华大九天（Empyrean）总结的先进封装关键挑战：
图： 2026年先进封装行业会议现场，华大九天演讲PPT
华大九天将先进封装的EDA挑战归纳为三大核心维度：
System Floorplan的复杂性。 包括3D stacking bump management（三维堆叠凸块管理）、2.5D Silicon Bridge/RDL Complexity（硅桥与再布线层复杂度）、Full stack connectivity and Tracing（全栈连通性追踪）。设计工程师需要在规划阶段就考虑制造Design Rule、快速验证可用的SoC/Interposer size、处理scribeline/kerf/mask reticle size/dummy die insertion等制造约束，并完成多芯粒bump规划。
PDN管理与SI/PI。 电源完整性（PI）在先进封装中变得极为复杂：电力需要穿越PCB/主板 → Package Substrate → Interposer/中介层 → Logic Die/HBM Die多个层级。每一层都有其独特的电源网络拓扑（VRM→Power plane/GND plane/Decap → Solder Balls → 电源层/地层/走线/通孔/去耦电容 → C4 → On-die PDN）。EDA工具必须能够提取并分析整个供电路径的阻抗特性，优化TSV和Bump的分配策略。
Thermal & Stress管理。 这是先进封装EDA中最具挑战性的部分。工具需要支持Early Thermal Prototype for architectural validation（架构验证阶段的早期热原型）、Correlation to silicon measured data（与硅片实测数据的关联）、以及Mechanical Warpage on large fabric（大面积基板的机械翘曲分析）。更关键的是，热、电、力三个物理场之间存在强耦合关系——图中明确标注了”电-热耦合”和”电-热-力耦合”两种多物理场耦合模式。这意味着EDA工具不能将热仿真、电仿真、力学仿真割裂进行，而必须实现联合求解。
4.3 国产突围路径：AI EDA Agent的范式革命
在全球EDA市场被Synopsys、Cadence、Siemens三大巨头高度垄断的背景下，先进封装成为了国产EDA实现”换道超车”的绝佳突破口。原因在于：传统EDA巨头的优势集中在前端数字/模拟设计领域，而先进封装EDA是一个相对新兴的赛道，竞争格局尚未固化。
华大九天已宣布其先进封装平台具备支撑高端AI GPU芯粒设计的能力，其工具链覆盖了从预布局评估、多芯粒bump规划到全栈PDN分析的完整流程。
更值得关注的是，AI与EDA的深度融合正在重塑设计范式。硅芯科技提出的”EDA+“概念，其核心理念是将先进封装EDA从单纯的”工具”升级为”平台+生态”。通过引入大语言模型与智能Agent架构（AI EDA Agent），工程师可以用自然语言下达指令，AI Agent能够自动完成：
Chiplet的布局布线规划与DRC（设计规则检查）冲突修复
跨Chiplet-Interposer-Substrate三层的协同优化
基于历史设计数据的工艺映射与参数推荐
多物理场仿真结果的智能解读与设计迭代建议
这种”从工艺到设计”的全流程协同，配合”芯粒库”（Chiplet Library）的共建生态，不仅大幅缩短了研发周期（据估算可将2.5D/3D封装设计周期从6-12个月缩短至2-4个月），也为国产EDA蹚出了一条差异化的特色路径。
* 先进封装EDA工具链全景图
五、三大热点的技术成熟度评估与商业化拐点分析
在深入剖析了三大热点的技术原理与产业格局之后，我们有必要对其进行一个系统性的技术成熟度评估，帮助读者判断各技术的投资窗口与商业化时间节点。
5.1 技术成熟度对比
5.2 玻璃基板的商业化拐点分析
玻璃基板当前处于”技术验证期向工程化过渡”的关键阶段。其商业化拐点取决于三个条件的同时满足：
条件一：良率突破。 TGV的通孔良率需要从当前的~95%提升至>99.9%（对于含10,000+通孔的大面积基板，95%的单孔良率意味着整板良率接近于零）。这要求激光改质和电镀填充工艺的一致性达到前所未有的水平。
条件二：成本交叉点。 当玻璃基板的单位面积成本低于同等性能的硅中介层方案时，将触发大规模替代。根据产业估算，这一交叉点预计在月产能达到5,000片（300mm等效）时实现，对应时间约在2027-2028年。
条件三：设计生态就绪。 EDA工具必须完整支持玻璃基板的设计规则（如TGV的keep-out zone、应力敏感区域标注等），PDK（工艺设计套件）需要标准化。这一条件目前正在被硅芯科技、华大九天等国产EDA厂商加速推进。
5.3 CPO的商业化拐点分析
CPO的商业化拐点相对更为明确，因为其驱动力来自数据中心网络带宽升级的刚性需求：
800G时代（2024-2025）： 可插拔与LPO并存，CPO处于小批量试用阶段。
1.6T时代（2026-2027）： CPO开始规模部署。当单台交换机的总带宽达51.2T时，前面板物理空间已无法容纳足够数量的可插拔模块，CPO成为唯一可行方案。
3.2T时代（2028+）： CPO成为标配，可插拔模块退守边缘场景。
5.4 先进封装EDA的商业化拐点分析
与前两者不同，先进封装EDA已经处于商业化阶段，其”拐点”更多体现在市场格局的重塑：
当前阶段： Synopsys（3DIC Compiler）和Cadence（Integrity 3D-IC）占据主导地位，但其工具主要面向大客户定制化服务，中小型Chiplet设计公司的需求尚未被充分满足。
拐点触发条件： 当Chiplet设计从”少数巨头的专利”变为”中小企业的标配”时（预计2026-2027年，随着UCIe标准的成熟和Chiplet IP市场的兴起），对低成本、易用、AI辅助的EDA工具需求将爆发式增长。这正是国产EDA的机会窗口。
六、构建先进封装产业生态共同体
无论是打破物理极限的玻璃基板、突破功耗瓶颈的CPO光电共封装，还是重塑设计范式的3D EDA工具链，它们都指向同一个终局：在”τ定律”的指引下，算力的提升将不再是晶圆代工厂（Foundry）的”独角戏”，而是依赖于从材料、设备、EDA、设计到封测的全局协同。
图：先进封装产业生态共同体
从产业观察来看，国内先进封装正在加速闭环。产业界正在摒弃单打独斗，转而倡导”芯粒库共建生态”——通过标准化的Chiplet接口（UCIe）、开放的设计平台（如硅芯科技的3 Sheng Integration Platform）、以及产教融合的人才培养体系，构建一个真正的先进封装产业生态共同体。
面向未来，随着AI基础设施的资本开支持续扩张（IDC预测，2026年全球AI基础设施硬件支出预计将达到 4870 亿美元，同比保持 53% 的高速增长），先进封装将成为全球半导体竞争的”主战场”。谁能率先在这三大核心技术上实现工程化落地与良率突破，谁就能在下一个十年的算力霸权中占据制高点。
参考文献
[1] Yole Group. (2025). Advanced Packaging Market Monitor - Status of the Advanced Packaging Industry 2025. Yole Intelligence.
[2] TrendForce. (2025). TSMC CoWoS Capacity Scaling Up: Monthly Output Exceeds 70K Wafers in 2025. TrendForce Research.
[3] Huawei. (2026). HUAWEI Presents the Tau (τ) Scaling Law, Enabling Breakthroughs in Semiconductor Performance. IEEE ISCAS 2026.
[4] 产业调研报告. (2026). AI芯片测试行业技术演变趋势：burn-in、FT与SLT环节复杂度提升及CPO测试生态竞争格局分析.
[5] 郭一凡. (2026). 宏茂微电子：后摩尔时代，先进封装已成为AI算力提升的核心引擎. 产业演讲.
[6] 华大九天. (2026). Empyrean先进封装EDA平台技术白皮书.
[7] 硅芯科技. (2026). 从τ定律到异构集成新范式，硅芯科技发布AI+2.5D/3D平台开辟国产EDA特色路径
