芝能智芯出品在面向毫米波雷达的卫星架构方面，中国有很多的探索。当然芯片公司和大学合作，也在做很多研究。
Infineon奥地利团队和约翰内斯·开普勒大学的合作论文，标题叫《ART: Autonomous Radar Transceiver Architecture for Cost-Optimized Satellite Radar Systems》，刚在GLSVLSI 2026上亮相。
论文的切入点就是回答上面的问题：能不能在收发器MMIC里不额外加MCU核，也能实现模块级的自主运行？
备注：现在还需要一个简单的MCU核，能去掉吗？
Part 1
传统毫米波雷达在每个雷达模块内部把信号算完，输出检测结果或目标列表发给中央控制器，每个雷达模块只能看到自己的那一角，角分辨率受限于单模块的天线孔径。
这种是单芯片MMIC，把雷达收发前端、微控制器、信号处理加速器（FFT/CFAR这些）、以太网接口全集成在单颗硅片上。一套雷达模块基本上一颗芯片搞定。在边缘处理场景下这是最省事的选择。
多个雷达的原始数据汇总到一起做联合信号处理，角度分辨率能上一个台阶。
行业在往卫星雷达架构走。每个雷达模块只负责收发微波，把原始回波数据通过高速串行接口（通常走MIPI CSI-2）原封不动地传给中央ECU，由中央ECU完成多传感器信号级融合。数据不经过本地压缩，不丢信息，角分辨率和成像质量都更好。
但这种架构下，芯片选型碰到一个尴尬局面。收发器MMIC。只有射频前端，数字信号处理全部砍掉。在卫星架构下反而是更合理的选择，因为没有浪费硅面积。
问题在于，收发器MMIC自己不会"思考"，需要一个外部MCU来做配置、诊断、状态上报、序列化器控制。每个雷达模块都得额外配一颗MCU。哪怕是最便宜的ARM Cortex-M0，一个模块上也不能少。
能不能在收发器MMIC里不额外加MCU核，也能实现模块级的自主运行？毫米波雷达不是一直在发射的。FMCW雷达按帧工作，每帧50毫秒（根据ETSI EN 303 661标准），其中真正在做测量的占空比大概是20%到50%。
也就是说，每一帧里有25到40毫秒的时间，雷达芯片的定序器是闲着的。定序器里的RISC-V核（RISC-V Sequencer，简称RVS，是这支团队之前的工作），在非测量窗口里本来就在空转。
ART把这个空转窗口利用起来，让同一个RISC-V核在两种模式之间切换：
◎ 定序模式：周期精确地控制FMCW斜坡发射和接收，生成纳秒级精度的时序信号给发射机、接收机、功率放大器、监测单元。这段模式里不做任何通信类任务，不被中断，确保雷达测量的确定性。
◎ 控制模式：在非测量窗口里执行本来由外部MCU承担的任务：接收中央ECU发来的配置指令、切换城市/高速等预设场景、配置和监测序列化器、跟片上管家CPU交互（请求校准、读取温度状态、写寄存器）、准备下一帧的斜坡参数。
在SystemC虚拟原型上做了周期精确测量：进入定序模式19个时钟周期，退出14个。按200MHz的定序器频率，总开销165纳秒。一个25毫秒的控制窗口，模式切换吃掉不到十万分之一的时间。
是结构性的时间隔离，控制任务在时间上被物理隔断，定序期间绝对没有任何通信数据包在总线上乱窜。
传统架构里，外部MCU和雷达芯片之间的SPI通信可能在测量过程中和雷达数据流产生干扰，集成商要花大量精力做时序收敛。ART从架构层面把这个问题消解掉了。
Part 2
ART不是凭空多出的设计，从一颗量产车载雷达收发器MMIC的虚拟原型上改出来的。需要四个硬件扩展：
◎ RVS集成：把RISC-V定序器作为芯片内部定序器使用，产生周期精确的前端控制信号。这条路径不需要改动，RVS在定序模式下的确定性行为和之前完全一致。
◎ 管家CPU接口：ART MMIC内部的管家CPU负责芯片初始化、校准和模拟/混合信号模块配置。RVS通过内部总线或专用邮箱和管家CPU交换配置和状态信息。
◎ NVM存储接入：把定序程序和控制固件都存进非易失性存储器，片上或片外都可以。
◎ 外设控制接口：SPI、I2C、GPIO全接在RVS上，用来配置和监管序列化器等外围器件，也接管之前由外部MCU负责的ECU与雷达模块之间的通信。
硅面积开销集中在连接和存储上，不是一颗新处理器。论文的表述很清楚：省掉的外部MCU和它所有配套电路（电源轨、去耦电容、PCB走线），远大于ART新增的RVS中心互联和存储接口。
传统卫星雷达模块的集成，对车企或Tier 1来说要同时维护两条独立软件线：外部MCU的固件（Cortex-M0上跑），和定序器的程序（通常是领域专用指令集写的）。
两套固件镜像、两套构建管线、两套测试流程、两套OTA更新路径，还有一个必须精确同步的MCU-定序器握手协议。系统集成商只给RVS写一份固件。
控制代码和定序函数在同一个RISC-V核上编译运行，从控制模式切到定序模式只需要一次函数调用。不需要中断、不需要trap、不需要跨核同步原语。
论文把这个称为"unified programming model"，编程模型统一了。少了跨组件的时序依赖和模块内部软件接口，回归测试的范围收窄了。
ART不能包打天下，论文没有回避限制条件。RVS在定序模式下不能跑任何控制任务。如果雷达工作在高占空比、接近连续波发射的极端场景，非测量窗口被压到几乎没有，那时间多路复用就不够用。
这种情况下，外部MCU或者专用的片上控制核还是需要的。卫星雷达本身的设计逻辑就是让模块侧计算尽量小、把重活都丢给中央ECU。
在这个前提之下，25到40毫秒的窗口里塞下配置管理、状态轮询、标定请求这些低性能控制任务，绰绰有余。
减掉一个主动器件，就减掉了它的电源轨、去耦电容、走线面积、固件更新基础设施、以及集成验证中的跨芯片时序同步开销。
