运营简报 | EDA² 2026 年 6 月，创新、研发、推广全面提速

盛夏六月，EDA开放创新合作机制（EDA²）在产教融合、标准研制、评测服务、生态推广等方面全面推进，多项重磅事件落地。本文为您梳理6月动态，全览EDA²最新进展。

一

创新加速

产教融合工作

本月进展

学术基金工作进展

学术基金课题题目征集工作已完成，累计收到申报课题24项。学术基金专家委员会正以邮件通讯评审的方式对申报课题进行打分评审。后续进展将及时公布。

ISEDA 2026财务决算

ISEDA 2026已于5月顺利召开，目前正推进财务决算工作，确保账目明晰。

EDA前沿专著出版工作

促进会已与西安电子科技大学出版社完成《EDA前沿基础与应用》丛书赞助协议签署，后续双方将合力推进基于EDA²《EDA技术白皮书》系列技术路线图前沿专著出版工作，系统梳理并传播关键技术成果，为EDA学科建设、工程教育及产业创新提供体系化的文献支撑。

EDA芯片科普夏令营活动报名启动

由EDA²主办、浙江创芯承办的“芯”启航 · 探秘芯片之旅芯片科普夏令营，将于2026年7月26日正式开营，目前已面向EDA²会员单位代表家属开放报名。通过这个活动，把“高高在上”的芯片，变成孩子们看得见、摸得着、玩得懂的奇妙旅程——用真实 55nm 产线 + 趣味科普，打造独一无二的芯片启蒙体验。

下月重点规划

召开学术基金专家委员会会议、项目评审、落地实施；
举办EDA芯片科普夏令营活动；
加快《EDA前沿基础与应用》丛书项目赞助资金到位，推进前沿专著出版工作。

二

研发加速

标准制定

本月进展

体系建设进展

完成《IP物理集成协议》、《曲线掩模数据存储格式》、《电子设计自动化工具评测规范第4部分：数字逻辑设计与验证工具》等3项标准的征求意见稿并面向全体会员单位发起征求意见通知。公示链接：

https://www.eda2.com/standard/notice?id=2064514310439235586

https://www.eda2.com/standard/notice?id=2069661378826833922

新增提案《设计约束格式》，并已通过芯片设计标准委员会立项论证。
新增提案《封装基板设计制造约束文件》，并已通过3D IC标准委员会立项论证。

韬（τ）EDA工具链专题研讨会

2026 年 7 月 2 日，韬（τ）EDA 工具链专题研讨会在张江成功举办。本次会议以韬（τ）技术产业落地为核心，在国内头部 EDA 企业、高校专家学者主动踊跃参与下，会议围绕韬（τ）技术以及τ路径下EDA工具链关键挑战与应对、以及各领域如何协同等关键议题深度研讨，完整梳理国产 EDA 支撑韬技术演进的技术路线、现存痛点与生态协同路径，为国内韬（τ）EDA 全工具链建设凝聚共识、明确方向。

标准会议

6 月 9 日，汉擎底座研讨会在深圳顺利召开。本次会议汇聚EDA领域的行业专家、学者及产业代表，围绕汉擎底座的发展现状、应用体验、未来方向及组织保障展开深入研讨，为底座下一步发展明确路径、凝聚共识，进一步夯实多元化EDA协同发展的根基。

各标准委员会的最新进展

下月重点规划

体系建设：加快已立项标准编制，推动未启动项目提案。
标准会议：启动HPDK夏季Workshop筹备。

评测中心进展

评测中心依托“1专区3平台”能力，面向客户提供货架组件评测、标准评测、Regression测试以及工具评价等服务，以积分消费机制促进评测中心持续发展。

本月进展

评测中心

6月碧玄岩各项测试服务业务积极展开：

碧玄岩基于AI测试技术的与多家EDA企业的测试团队进行技术交流和联合研讨。
第三届中国芯EDA专项评奖规则已发布，技术创新重点关注和扶持小微企业创新，产品革新重点关注最终客户的反馈，5.6已启动报名，报名7.31日截止；6.26日，针对中国芯EDA专项专门组织直播解读背景，变化及今年特色并现场解答各方提出的疑问；
α联合测试6月联合测试活动有序进行中，多家重点工具联合测试积极推进中。测试用例数持续提升；
数据专区case累计数量21162，本月新增用例823。

测试TMG

电子设计自动化工具评测规范第3部分：晶圆制造工具，电子设计自动化工具评测规范第4部分：数字逻辑设计与验证工具编制中；已经完成多轮研讨，晶圆制造工具已经组织相关单位和专家进行了多轮评审，6 月 15 日更新版草案及本次会议纪要已同步上传至草案链接，数字前端的评测规范也已草案公示；
基于标准验证能力展开分析研究，基于当前情况，需要增强标准验证文本用例的要求和审核，作为关键资产交付，同时补全之前部分缺少的交付件；已在最新的标准验证环节应用；完成测例和工具验收的标准10个；总共完成测例54526条；新标准liberty和库交换格式测试进行中；新启动团标《IP物理集成协议》的验证工作。

下月重点规划

TMG加强AI测试技术的联合研讨，和更多的企事业单位进行合作和创新；
完成两个测试标准的发布。（电子设计自动化工具评测规范第3部分：晶圆制造工具，电子设计自动化工具评测规范第4部分：数字逻辑设计与验证工具）。

三

推广加速

琅琊格进展

本月进展

多元化组件上架情况

下月重点规划

优化琅琊格界面框架，提升平台易用性与用户操作效率。

IDAS 2026产业峰会进展

本月进展

目前大会的整体议程、方案和招商工作已基本落地，主论坛议程基本确定，各分论坛主题与承办单位已基本落实，计划7月初启动会议报名，7月下旬发布首批嘉宾阵容与关键议题，相应信息已在网站及移动端上线并持续更新，诚邀全产业链同仁共赴盛会、共探前路、共绘蓝图！

IDAS 2026组委会已例行运作，就整体方案、会场方案、展厅方案、内外场搭建、物料设计等关键板块进行详细设计。

下月重点规划

通过IDAS 2026组委会和IDAS委员会跟踪会议筹备工作，完成会场方案、展厅方案、内外场搭建、物料设计等关键方案，确定展位以及制定展商手册，启动展位搭建方案设计等会议准备工作。
持续展开IDAS会议的宣传，开启会议报名，与各承办单位紧密协作，确定主论坛和各分论坛的议题和嘉宾，邀请产业各界嘉宾与会。

中国芯EDA专项进展

本月进展

第三届中国芯EDA专项征集工作已全面开展，当前部分企业已提交申报材料；
https://www.eda2.com/announcementDetail?articleId=2056212717740593153

下月重点规划

持续提升活动曝光率，增加作品征集数量，在7月31日完成奖项征集，并启动评审，启动在用户侧的调研，收集用户对多元化EDA使用的反馈。

四

产业热点

当AI走出屏幕：新思科技与台积电联手，以C-Node生态加速中国物理AI落地

2026 年 5 月新思科技召开发布会，联合台积电推出适配 N6C、N4C工艺的全套IP产品，聚焦中国 Physical AI市场需求。 Physical AI是可完成感知、决策、物理执行的闭环 AI，对实时性、安全、能效要求严苛。N6C/N4C工艺平衡成本功耗，适配机器人、自动驾驶等边缘场景。双方依托成熟硅验证I 搭建低风险子系统方案，新思科技在华策略从技术引入转向本土共建，依托全链条生态，助力物理AI产业规模化落地。

告别过度设计，迈向协同设计：芯片多物理场挑战下的范式变革

伴随 2.5D/3D 多芯粒架构普及，芯片热、电磁、应力等多物理场耦合效应加剧，行业传统靠增加设计裕量的过度设计模式代价高昂，先进节点会造成大量功耗与面积损耗。多芯粒堆叠会叠加热、电源、电磁、机械应力多重隐患，后期整改成本极高。新思科技推出 Multiphysics Fusion 一体化方案，融合自有工具与 Ansys 分析能力，推动多物理场仿真左移，实现全流程协同设计，减少冗余裕量，提升芯片性能、能效与设计收敛效率。

协同赋能成长｜新思科技深耕产教融合，助力产业人才培养

2026年新思持续落地国内产教协同，先后走进上海交大、深圳大学开展集成电路专题教学与全流程EDA实训。课程结合真实工业流程，向学生讲解AI+EDA前沿技术，依托商用工具搭建实操环境，工程师现场指导调试，打通理论到工程实践壁垒。新思搭建青少年、高校、企业工程师全梯队培育体系，持续向高校开放产业资源，补齐国内芯片复合型人才供给短板，支撑本土半导体创新。

对话全球芯片龙头：中国正在重新定义全球供应链

2026年新思全球营收官、中国区总裁受访表示，中国从技术应用转向技术定义，新能源汽车、人形机器人催生全球独有的物理AI需求，倒逼厂商迭代适配方案。国内本土EDA企业崛起属良性市场竞争，但全链路EDA+IP协同仍是国际龙头核心壁垒。AgentEngineer智能体将芯片研发周期由24个月压缩至12个月，中国市场营收占比超10%，本土需求已纳入全球产品顶层路线规划。

Cadence关于完成对Hexagon D&E收购后MSC和Romax软件在中国市场相关安排的声明

2026年6月Cadence发布收购Hexagon D&E后中国市场安排公告，明确MSC、Romax全系列软件（Nastran、Adams等）产品、许可模式、原有技术服务全部不变，现有模型与流程持续兼容。Cadence保留原专家团队，将MSC、Romax并入多物理场仿真平台，整合结构、CFD、多体动力学能力。中国为核心战略市场，客户可联系指定对接人咨询业务，保障收购过渡期研发服务平稳落地。

Cadence宣布与英特尔代工扩大合作，加速优化面向HPC和移动设计的Intel 14A工艺

2026年6月Cadence官宣与英特尔代工达成多年深度合作，以Intel 14A工艺为核心推进DTCO协同优化，结合Cadence AI驱动EDA、IP方案与英特尔工艺技术，打造量产级PDK。双方合作聚焦HPC与移动芯片设计，借助代理式AI缩短研发周期、降低设计风险。双方高管表示合作可实现芯片PPA指标突破，赋能下一代算力终端；Cadence EDA全栈方案覆盖芯片至机电全系统，服务多元高端制造领域。

Cadence携手NVIDIA发布业界首款具备全自主芯片设计能力的虚拟工程师

2026年6月Cadence联合英伟达发布业界首款全自主Level5芯片AI虚拟工程师，基于ChipStack AI、Nemotron大模型，依托OpenShell沙箱保障IP安全。智能体可独立完成RTL生成、仿真调试全流程，将五周验证周期压缩至单日，仿真效率显著提升。产品兼容主流代码工具，工程师仅负责目标管控，全套智能体框架2026下半年开放给早期客户，推动智能体AI安全落地半导体验证场景。

Cadence与三星晶圆代工厂深化2nm及3DIC合作，以满足激增的AI基础设施与物理AI需求

2026年6月Cadence与三星晶圆代工厂续签多年协议，深化第二代2nm、3D Cube-H技术合作，完成全套EDA、内存/高速IP认证，支持NVLink-C2C互连。全套工具覆盖数字、模拟、3D封装、电源时序签核流程，适配AI数据中心、边缘物理AI芯片。合作采用GPU加速流程，Ambarella等企业将依托该平台研发2nm低功耗边缘SoC，完整方案在三星SAFE生态展公开演示，大幅缩短AI芯片流片周期。

新闻速递丨西门子硬件辅助验证针对可扩展智能体AI完成Arm AGI CPU 验证

2026 年5月西门子宣布以Veloce Strato CS硬件辅助验证平台，完成Arm AGI代理式AI CPU全系统验证。该芯片基于Neoverse CSS V3架构，面向云AI超算，集成高速CXL、PCIe 6互连，对仿真规模、带宽要求极高。西门子设备级联实现超大容量全芯片仿真，配套proFPGA原型工具提前开展软件开发，完整验证流程同步向Arm生态伙伴开放，降低AI 服务器芯片研发与流片风险。

ETH Zurich开源Croc RISC-V平台赋能AI芯片研发

2026年6 月，苏黎世联邦理工开源Croc RISC-V SoC项目依托130nm开源PDK与Yosys、OpenROAD开源EDA，提供完整RTL到流片可复现流程。该平台面向教学与AI芯片研究，解决AI设计模型缺乏真实工程训练数据痛点。65 名学生完成33个ASIC项目，其中30个产生可制造版图，18个被选为 tapeout候选，最终5个设计完成制造。开源流程可复现版图、仿真、硅测试全链路，开放设计流会成为 AI 辅助芯片设计的底座之一，其不会替代企业内部流程，但能帮助行业训练出更接近真实工程的模型、agent 和 benchmark。

从“卡脖子”到“定规矩”：国产EDA攻坚把芯片设计命脉攥回手中

2026年国产EDA两大关键进展：北大推出适配华为韬定律“真3D”EDA原型，垂直逻辑折叠优化时序、散热；华大九天自研工具打通Chiplet全流程。国际三巨头长期垄断EDA，实体清单限制倒逼国产替代提速，本土厂商从单点工具向全流程突破，标志国内EDA从“可用”迈向自主定义底层设计范式，掌握芯片设计核心工具话语权。

华大九天3DIC全流程：破解跨工艺多芯片，实现时间缩微新范式

2026年6月华大九天宣布发布国内唯一3DIC全链路自研EDA平台，适配华为τ定律“时间缩微”Chiplet架构，依托统一数据库解决多工艺PDK兼容难题。工具矩阵包含Aether 3D协同设计、Argus 3D全局验证、RCE 3D寄生提取、Patron电热协同分析，独创数据缝合、跨Die追踪技术，整体研发效率提升4倍。可完整覆盖3D存储、混合键合芯粒设计，填补国产高端3DIC EDA工具链空白。

布局双核心底座，概伦电子打造EDA+IP全链路赋能平台

2026年6月概伦电子收购锐成芯微、纳能微获证监会通过。锐成芯微手握4nm-180nm上千套硅验证模拟、射频、存储IP，并购后形成EDA工具、IP、设计服务全栈底座，实现IP数据反哺EDA迭代、工具赋能IP优化的双向循环。平台布局DTCO、3D-IC、AI EDA赛道，补齐国内芯片底层自主生态短板。

合见工软DFT平台再次革新：国产自研工具助力先进工艺及复杂架构芯片开发测试

2026年6月29日，合见工软发布UniVista Tespert平台两款DFT新工具：面向 SoC 芯片的全自动扫描链插入与可测试性优化工具UniVista Tespert SCAN，以及IEEE 1687 IJTAG 测试集成软件工具UniVista Tespert IJTAG。两款工具旨在补齐国产商用可测性设计闭环。工具适配百亿门AI、车规、3D异构芯片，解决扫描时序冲突、多IP测试链路复杂痛点，支持分层架构、可视化故障定位。整套DFT平台已落地国内50余款高端芯片，覆盖ATPG、BIST、良率诊断全流程，持续降低先进工艺芯片国产化测试替换门槛。

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如需沟通合作、咨询详情，可发送邮件至 EDA² 秘书处：

📩 contact@eda2.com

END

EDA开放创新合作机制（英文：EDA Ecosystem Development Accelerator，简称EDA²）。EDA²是在实现集成电路电子设计自动化多元化供应、打造长期竞争力的共同愿景下，由从事集成电路电子设计自动化的研究、设计、验证、测试、应用和服务及上下游的企事业单位、大学和科研院所、专业机构等单位自愿组成，专注于推动集成电路电子设计自动化产业发展的合作机制。

EDA²立足全球视野，以优化产业链、服务行业、推动创新、促进应用、加强协同为宗旨，通过整合技术、人才等产业资源，努力构建先进完善的集成电路电子设计自动化行业研究、产学研连接、前瞻研究、标准研制、测试认证、开源开发、人才培养的产学研生态发展平台，充分发挥各方面优势，实现共赢共进。