日韩研发新型AI内存，DRAM“侧立”破解HBM散热与带宽瓶颈

韩国与日本研究团队近日提出两种全新的存储器整合构想，试图在不让高带宽内存（HBM）堆叠持续升高的情况下，提升容量与带宽，同时缓解AI芯片面临的严峻散热压力。两项研究都在6月举行的2026 IEEE/JSAP VLSI Technology and Circuits Symposium上发表，核心思路都是把DRAM芯片从传统“向上堆叠”改为“侧向立起”配置。

韩国国立蔚山科学技术院（UNIST）团队提出的Vertical-Die（V-Die）方案，将定制化DRAM芯片直立排列，移除芯片内的硅通孔（TSV），改由底部边缘I/O直接连接基板，并在相邻芯片之间加入液冷通道。研究团队表示，这种设计可让连接数量达到HBM4的4倍，内存读取时间缩短37%；在模拟的16层堆叠、对应H100等级硬件与GPT-3规模工作负载下，V-Die可达每秒540个token，明显高于HBM4的296个token，首个token延迟也可降低32%，约24毫秒。

日本东京大学团队提出的MOSAIC则把重点放在制造可行性上。由于芯片侧放后，厚度的些微差异就可能造成对位失准，研究人员改用感应耦合的无接触芯片互连方式，让数据透过微型线圈跨越极小间隙传输，不必依赖每个信号焊盘都精准对上实体接点。团队指出，原型接口最高可达每通道4 Gbps，并可在DRAM-on-GPU架构下将容量提升至HBM4的两倍；相关硬件展示也显示，这种堆叠方式在热导率上可达传统堆叠的3倍，且最多可增加30%的内存容量。

这两项研究都瞄准AI运算中日益严重的“内存墙”问题。现代加速器虽然算力惊人，但大型模型需要在内存与运算单元之间搬运大量数据，HBM因此成为AI硬件的关键技术。不过，随着堆叠层数增加，散热更困难，TSV也会占用可用面积，进一步推高信号完整性与封装成本。虽然SK海力士（SK hynix）、三星电子（Samsung）与美光（Micron）等业者也在改良HBM4、iHBM与HBM5的散热设计，但目前仍维持传统向上堆叠架构。

▲采用HBM内存技术的显卡架构

研究团队强调，V-Die与MOSAIC目前都还不是可立即取代商用HBM的成熟方案。V-Die仍属提案阶段，正在开发原型以验证热与电性表现；MOSAIC虽已有概念性硬件，但尚未证明能扩展到商用DRAM所需的良率、成本与可靠度。不过，在AI内存供应与价格持续吃紧的背景下，任何能突破容量、带宽与散热限制的新方向，都受到业界高度关注。（文章来源：科技新报）