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这是芯易道的第 132 期分享。
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你手机里那颗指甲盖大小的芯片，在送到你手上之前，已经被“淘汰”了无数回。
一次晶圆测试的成本或许只有几毛钱，但如果一颗坏芯片没被筛出来、流到了封装环节，几块钱的封装费就打了水漂。更倒霉的是，它要是装进了你汽车的刹车系统——那不是钱的问题。
行业真实案例：某消费电子主控芯片在量产初期，由于CP测试程序设置不合理，部分Scan Fail Die进入封装流程。结果FT阶段出现大量失效。最终封装后的不良比例接近20%，导致数百万颗器件返工，损失达到千万元级别。
测试环节已经吃掉了芯片总成本的25%~30%。这数字听起来夸张，却是整个半导体行业的常态。测试不是简单的“质检”，而是一场真金白银的生存博弈。
今天这篇，揭开芯片界最残酷的两场“大考”——CP测试与FT测试。
CP测试是芯片在“襠褓”中的生死初筛，FT测试则是成品“入世”前的终极试炼——前者省的是真金白银，后者守的是生死存亡。
假如芯片是人。
把CP测试看作芯片界的“海选”。晶圆刚加工完，芯片还像“连体婴儿”一样长在一起。探针卡像一把把极细的针，直接扎在每个裸晶（Die）的焊盘上——测一测这个“胚胎”能不能活。
通过了海选，才有资格进入“封装”这所职业培训学校，穿上外壳、长出引脚。
FT测试则是“入职后的终极面试”。芯片已经封装完毕，成了独立的个体。它会被放入测试座，用封装好的引脚接受全方位的功能考核。过了，出货；没过，报废。
CP与FT的四大致命差异。
第一，时间差——一个在“出生前”，一个在“出生后”
CP测试发生在晶圆切割、封装之前。芯片还在晶圆上“抱团取暖”。
FT测试发生在芯片完成封装之后。芯片已经成了可以独立工作的“成品”。
第二，设备差——探针 vs 插座。
CP测试的核心设备是探针台（Prober）+ 探针卡（Probe Card）。探针尖端直接扎在微米级的铝或铜焊垫上。寄生参数敏感，信号完整性挑战极大。稍微偏一点，接触电阻异常，测试结果全乱。
FT测试用的是分选机（Handler）+ 测试座（Socket）。芯片通过已成型的、相对粗壮的封装引脚与测试机连接，信号传输更稳定。
第三，项目差——DC摸底 vs 全面“大考”。
CP测试以DC测试为主——漏电流、阈值电压（Vt）、导通电阻（Rdson）、击穿电压（BVdss）等基本电性参数。不是不想测全，是“硬件不允许”：探针的电流承载能力和信号完整性限制了高功率、高速信号的测试。大电流测试项，CP阶段根本做不了。
FT测试做的是功能验证+全温域性能。不只要测电性参数，还要验证芯片在真实应用环境下的功能。三温测试（-40℃到125℃）是家常便饭，高电流、功耗测试也必须在这一阶段完成。
第四，成本差——一个“省钱”，一个“保命”。
CP测试的使命是省钱。晶圆制造成本已经投进去了，如果直接把有缺陷的Die封装，每颗芯片的封装费就白白浪费了。CP在封装前把坏品标记出来，以“几毛钱”的测试成本，换取“几十倍”的封装节约。
FT测试的使命是保质量。封装成本已经砸进去了，每一颗芯片都代表一次“不可撤回的投资”。FT测试必须确保交付的每颗芯片完全符合产品规格书的要求——这是客户信任的底线。
芯片的测试流程如下：
既然FT这么全，为什么还要做CP？
直接回答这个问题，是整篇文章最能建立信任感的地方。
答案两个字：封装费。
一颗芯片从晶圆到封装成品，封装成本可能占到芯片总成本的相当比例。CP测试就是在封装前的“最后一道拦截线”——用几毛钱的探针测试成本，拦截掉一颗可能浪费几块钱封装费的坏Die。
但CP测试不是必选项。在工艺成熟、良率较高的情况下，有些产品会选择跳过CP测试——直接“盲封”，然后在FT阶段一并筛选。这背后是成本与风险的精密博弈：
如果封装成本低、良率高，跳过CP可以省下测试时间和设备投入；
如果封装成本高或产品可靠性要求苛刻（如车规芯片），CP几乎不可省略。
对于存储器芯片，CP测试还有一个特殊作用：通过测试计算出需要修复的地址，用激光修复工艺提升良率。CP阶段不光“挑坏”，还能“救坏”。
那些被测试“逼疯”的工程师。
CP测试的噩梦——“扎不准”。探针尖端的直径是微米级的，要和晶圆上的焊垫精准对位。稍微偏一点，接触电阻异常，测试结果全乱；力道大一点，焊垫被扎穿，整个Die报废。工程师盯着显微镜，感觉像在做“微米级的穿针引线”。并行测试多个Die时还容易产生信号干扰，影响准确性。
FT测试的至暗时刻——良率突然暴跌的“黑色下午”。昨天良率还是98%，今天换了批料、换了个测试座，突然掉到80%。排查一圈——封装来料有问题？测试座接触不良？还是ATE机台校准出了偏差？在找到根因之前，每一颗废品都在烧钱。
跳过CP测试，是在赌博吗？
严格来说，不是赌不赌的问题，是“值不值”的问题。
对于工艺成熟、良率稳定的消费类芯片，跳过CP测试是经过验证的成本优化策略。但对于车规芯片、AI芯片、高性能计算芯片，CP测试几乎不可或缺。
为什么？两个原因。
第一，先进封装让“坏Die”的代价指数级上升。在2.5D/3D封装中，多颗Die堆叠在一起，如果有一颗Die是坏的，整个封装体全部报废。这就是KGD（Known Good Die，已知合格芯片）概念的来源——在封装前确认Die是好的，是先进封装的底线要求。如果用了坏砖头，楼盖得再高也得塌。
第二，某些测试项必须在CP阶段完成。封装后，某些Die内部的测试节点（Pad）可能不再对外引出。如果不在CP阶段测，就永远失去了测试机会。
一张图总结：
CP是“晶圆上的针尖芭蕾”，FT是“封装后的烈火考验”。
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