三星发布zHBM与400层NAND，以3D架构驱动AI算力

电子发烧友网报道（文/李弯弯）当地时间2026年8月4日，在FMS 2026大会上，三星电子公布了面向下一代AI基础设施的3D存储技术路线图。

在这场以"引领人工智能革命浪潮：内存与存储架构的3D创新"为主题的盛会上，三星发布了三项技术：首次展出zHBM、zNAND-O两款概念产品，并推出了业界首款采用晶圆键合技术、堆叠层数超过400层的V10 BV-NAND闪存。这一系列技术的发布，标志着三星在存储架构上从"平面"向"立体"转型，旨在从底层物理架构上缓解制约AI发展的"内存墙"问题，为下一代算力的提升提供支撑。

zHBM与V10 BV-NAND：三星3D存储架构解析

在本次峰会上，zHBM（垂直高带宽内存）概念架构是发布的技术之一。传统的HBM内存通常采用2.5D封装，与AI加速器芯片并排集成。随着大模型算力需求的增长，这种平面布局导致数据传输路径较长。三星的zHBM利用晶圆键合技术，将HBM内存垂直堆叠于AI加速器芯片的正上方。这种"Z轴"上的空间重构，缩短了数据传输距离。据三星披露，zHBM的综合性能预计可达HBM5的8倍，内存密度超过其10倍以上，能效提升3倍，热阻降低逾50%。

除了云端高端架构，三星还推出了专为边缘AI优化的zNAND-O方案。这是一款基于V-NAND技术构建的下一代高性能NAND解决方案，规划提供四层和八层版本。与SK海力士主推的服务器端高带宽闪存（HBF）不同，zNAND-O聚焦于端侧设备，专为手机、AI PC等终端上的实时AI应用设计，旨在解决端侧大模型本地推理时的存储问题。

在NAND闪存领域，三星发布了V10 BV-NAND原型芯片。这是其首款采用全新晶圆键合架构的3D NAND产品。自2013年首创V-NAND以来，行业通过增加堆叠层数来提升密度，但传统单晶圆沉积工艺正逼近物理极限。V10 BV-NAND通过晶圆键合工艺，将分别制造的存储单元晶圆和电路晶圆进行垂直拼接。作为业界首款堆叠层数超过400层的闪存芯片，相比上一代V9产品，其存储密度提升约58%，读写和I/O吞吐性能也实现了优化。

三星全栈存储矩阵

除了前沿概念产品，三星还在大会上展示了全栈式AI存储矩阵，涵盖了从DRAM、NAND到企业级存储的完整方案。在内存方面，三星展示了已量产的HBM4，以及首批发货的HBM4E样品，并公布了HBM5路线图。

此外，业界首款集成存内计算（PIM）技术的LPDDR5X-PIM也一同亮相。在传统"冯·诺依曼架构"中，处理器与内存分离，大量时间被消耗在数据搬运上。LPDDR5X-PIM通过在内存颗粒内部直接集成计算单元，使部分数据处理任务在内存端完成，从而大幅减少了数据在总线上的往返次数。这种架构不仅提升了数据搬运效率，更有效缓解了AI推理场景下的功耗瓶颈。

三星此次发布，正值全球存储行业竞争加剧之际。当前，AI驱动的HBM需求呈现增长态势。由于HBM持续挤占传统DRAM晶圆产能，全球DRAM供需在未来两年内仍将维持紧平衡。与此同时，全球科技巨头正加码AI基础设施投资。数据显示，2026年全球九大云端服务供应商（CSP）总资本支出将同比大涨约90%至8867亿美元。在这种背景下，存储市场的交易模式正从"随行就市"转向"长协议锁定"。三星近期披露，与客户签订的长期供应协议有望占到其内存销售额的60%至70%。

SK海力士与美光散热技术路线及封装生态竞争

三星此次发布的技术，正值全球存储巨头在3D封装与高带宽内存领域展开竞争。在HBM5时代，竞争主轴延伸至以热管理为核心的领域。针对AI芯片功耗逼近1000瓦带来的散热挑战，三大巨头选择了不同的技术路径。

三星聚焦于芯片内部热传导，推出了HPB（Heat Path Block）技术。该技术在D2D PHY区域构建独立的硅基热路径，通过在芯片上方放置铜质结构，将热阻最高降低16%。SK海力士发布了iHBM方案，将冷却元件（ICEs）直接集成至HBM封装内部，宣称可将热阻降低30%。美光主打低功耗设计与硅通孔（TSV）沟槽冷却技术，通过在AI加速器芯片内部蚀刻微型沟槽使冷却液循环，实现无源垂直散热。

此外，在先进封装的生态主导权之争中，台积电以CoWoS为核心构建了"3DFabric生态"；英特尔则通过"EMIB+Foveros"组合打造本土生态。面对这些情况，三星主打"内存+封装"的一体化交钥匙方案，并押注SoP（系统级面板）技术，采用超大尺寸面板替代传统晶圆，试图通过降低成本和扩大封装面积来调整生态规则。

zHBM量产挑战与现有产品线商业化进展

尽管zHBM和V10 BV-NAND在技术指标上展现了潜力，但从概念到量产仍需跨越工程挑战。以zHBM为例，将内存垂直堆叠在AI加速器上方，虽然缩短了数据路径，但也带来了散热难题。AI加速器本身是发热大户，上方再叠加高带宽内存，对热管理材料和整体封装良率提出了较高要求。此外，晶圆键合工艺在突破400层后，对准精度和缺陷控制难度上升。三星设定zHBM在2029年前后量产，是出于对技术成熟度和良率爬坡的考量。

在推进前沿技术研发的同时，三星也在加速现有产品线的商业化落地。在DRAM方面，三星已于今年2月率先实现基于1c DRAM工艺及4纳米基底裸片的HBM4量产，并于5月向全球客户首批交付HBM4E样品。在企业级存储方面，面向AI数据中心需求的PCIe Gen6 PM1763固态硬盘已于7月开始量产，BM1773也同步就位。这些已量产产品的稳步推进，为三星在AI存储市场的持续供货提供了保障，也验证了其在先进封装和晶圆代工领域的协同制造能力。

这种向3D立体封装的演进，也将对上游半导体设备产业链产生直接的拉动效应。随着堆叠层数增加，传统的单片晶圆加工模式被打破，混合键合设备、高精度深硅刻蚀机以及先进的检测量测设备需求将显著增加。三星V10 BV-NAND的量产进程，实质上也在推动上游设备厂商的技术迭代。

在AI算力时代，存储与计算的协同设计（Co-design）成为关键。三星此次发布的全栈方案，核心在于打破硬件厂商之间的"孤岛效应"。通过开放zHBM的中间层定制IP接口，三星邀请AI芯片设计公司以及云服务商共同参与架构定义。这种绑定，有助于加速底层技术的商业化落地，帮助三星从"元器件供应商"向AI基础设施的"联合架构师"转型。

三星的规划并未止步于400层。在量产推进的同时，三星在实验室中已取得进展。此前，三星成功研发出全球首个900层超高堆叠3D NAND闪存原型，并验证了存储单元的正常工作特性。这一突破得益于创新的单元多层键合（CMB）技术。基于此，三星已提出在2030年实现1000层NAND的长期目标。

当前，全球AI算力竞赛处于关键阶段，存储芯片正成为决定下一代计算架构性能的关键因素。随着zHBM、V10 BV-NAND等技术的逐步落地，3D存储创新将与计算架构的革新同步，共同推动人工智能产业迈向更广阔的发展阶段。

三星发布zHBM与400层NAND，以3D架构驱动AI算力图3