从 Scale-out 到 Scale-up：共封装光学（CPO）崛起与四大代工厂的下一代互连路线图

AI 集群的带宽压力正在重构数据中心互连拓扑。光互连早已在跨机架、跨节点的横向扩展（Scale-out）场景中替代铜缆，而随着单集群加速器规模迈向十万卡乃至百万卡级，纵向扩展（Scale-up）——即同一训练域内 XPU 与 XPU、XPU 与 HBM、计算单元与交换矩阵之间的近程高带宽互连——也正越过电互连的物理拐点，成为光进入封装内部的直接驱动力。行业由此把光接口从前面板可插拔收发器，经板级光引擎，一路推进到 CoWoS/EMIB/2.xD 封装侧，最终走向处理器裸片内的光电共集成。

光作为互连介质并非新事：高速率下电信号在长距离铜走线上的衰减、ISI 与均衡功耗本就难以为继，过去三十年光仅因器件贵、封装难、测试重，被锁在长距传输里。转折点在于电 SerDes 的缩放速度已落后于 AI 处理器算力年化提升，而喂饱万台级加速器所需的聚合带宽呈指数上升。传统架构中，交换 ASIC 或 CPU 经主板铜迹线驱动机箱前面板的可插拔光模块；一旦单通道电信令走到 200 Gb/s–400 Gb/s 以上，长走线插入损耗、串扰与 CTLE/DFE 均衡能耗同时爆发，电 SerDes 单比特能耗开始吃掉系统总功率预算的显著份额。此时共封装光学（CPO）——把 PIC/EIC 光引擎与逻辑或交换晶粒同封装——从"降低端口功耗的选项"变成"Scale-up 能否继续Scaling 的前提"。

围绕这一拐点，台积电、英特尔、三星、格芯（GlobalFoundries）给出了四条不同假设的代工路线图。它们的分野不在"谁能做 MRM 调制器"，而在谁来控制光电堆叠的键合界面、激光器来源、与既有先进封装/芯粒标准的耦合方式。

台积电：COUPE + 3DFabric，先把交换机 CPO 量产，再向 XPU 中介层收敛

台积电 COUPE（Compact Universal Photonic Engine）是 2026 年最具确定性的 CPO 量产平台。其第二代实现将 200 Gb/s 单通道微环调制器（MRM）置于 300 mm SOI PIC 上，7 nm 级 EIC 通过 SoIC-X 无凸块铜-铜混合键合倒叠于 PIC 之上，整体光引擎贴装于 CoWoS-L 中介层、紧邻交换 ASIC。 单颗 COUPE 光引擎聚合带宽约 6.4 Tbps，相较可插拔 800G 模块端口功耗可降约 50%–70%、延迟降一个数量级，已落入 NVIDIA Spectrum-X / Quantum-X Photonics 与 Broadcom Tomahawk 6（Bailly/Davisson 类）102.4 T 交换机的供货链。

面向 Scale-up 的真正变量在 2030 附近的"中介层集成 COUPE"：12.8 Tbps 光引擎与 XPU 共享同一 CoWoS/玻璃中介层，MRM 提至 400 Gb/s/通道，双排 FAU + DWDM 把带宽密度从 2026 年的 ~0.5 Tbps/mm 推到 4 Tbps/mm 级。 台积电的打法本质是把光 I/O 视作 3DFabric 的又一Tile——SoIC 管垂直堆叠，CoWoS 管 2.5D 布线与 HBM 共存，COUPE 只负责"光口那一侧的芯粒"，客户用既有 CoWoS 设计流即可接光。这是交换机侧最稳的路线，但是否能无缝延伸到"XPU 与 HBM 之间也走光"仍需看 EPIC-BOE 等后续标准化光引擎的进度。

英特尔：OCI 芯粒 + UCIe，押注计算原生光 I/O 而非交换面板

英特尔是四家中唯一把 CPO 首要场景定为计算晶粒 Scale-up的厂商。其 OCI（Optical Compute Interconnect）芯粒在 OFC 2024 与 Xeon 级 CPU 共封装实机演示：PIC 内集成 InP 片上激光与 SOA，EIC 走先进 CMOS，8 对单模光纤、每对 8×DWDM 波长、64 通道 ×32 Gb/s 双向 4 Tbps，电侧兼容 PCIe 5.0，能效 5 pJ/bit，可达 100 m（实用数十米）。

关键不在带宽数字，而在协议姿态：OCI 不绑定以太网 MAC，而以 UCIe 作为芯粒间电接口暴露给宿主 XPU，从而可插入任何 UCIe 兼容网格——Gaudi、未来 GPU/IPU、自研 ASIC 的 mesh 均可挂光 I/O 叶子。英特尔同步重拾玻璃芯基板 + EMIB 桥接，以放大光电混合中介层面积。代价是节奏：暂无 2026–2027 固定 CPO 量产节点，硅光产线仍在 200 mm，逻辑靠 18A/Intel 7，商业化清晰度弱于台积电。 其赌局是——当 Scale-up 域超过 NVLink/UALink 电 Mesh 的覆盖半径与引脚密度，紧耦合 XPU 的光 I/O 芯粒会复刻"片上 PCIe → UCIe"的迁移路径，但收益窗口大概率在 2028 后。

三星：把 HBM 与 SiPh 绑进同一交钥匙包，打"存储感知型 CPO"

三星 2026 OFC 正式亮出 300 mm SiPh 代工 PDK，imec 验证其调制器 224 Gb/s/通道；路线图分四跳——2026 纯 PIC 量产准备 → 2027 热压键合（TCB）光引擎 → 2028 混合铜键合（HCB，借 16-Hi HBM 堆叠经验）做 EIC-PIC 垂直堆叠 → 2029 交钥匙 CPO（Turnkey CPO）。

差异化一句话：台积电不产 HBM，三星可以。其目标形态是"光连接 HBM"或在 2.xD 封装内用光总线卸载部分 XPU↔HBM 电通道，把 SF2/SF3 逻辑 + HBM4/5 + RDL/玻璃中介层 + SiPh 打包进同一客户账户。这是纯 Scale-up 内存瓶颈解法，且依赖纵向一体化，他人难以照搬。 弱点是时间轴：2029 才交钥匙，比台积电量产晚三年，故 2026–2028 窗口三星实质是第二源与 2028+ AI ASIC 的预研伙伴，而非当期交换机 CPO 主力。

格芯：不抢 XPU 封装，做供应商中立的 SiPh 产能与 SCALE 光引擎

格芯 2025 末收购 AMF 后成最大纯玩硅光代工，200 mm 量产、300 mm 迁移中；2026 推 SCALE（Silicon Photonics Co-packaged Advanced Light Engine），符合 OCI-MSA，PIC/EIC 由 GF 供、FAU 与 SENKO 做晶圆级可插拔、AMF 补薄膜 LiNbO₃ 与 InP 异质集成。 它不绑定 CoWoS 也不绑定 EMIB：用 UMC/Intel/Samsung 逻辑的 ASIC 厂商可外采 GF 光引擎，回自己 2.5D 线集成。垂直整合最浅、客户面最广，是非 NVIDIA 系、非台积电流程 AI 芯片的避险层。

四条路线如何切分 Scale-up 互连

• 台积电 / COUPE+CoWoS-SoIC：2026 即交换机 CPO 量产，2030 向 XPU 中介层光 I/O 延伸；适合以太/IB Scale-out 向内渗透。
• 英特尔 / OCI+UCIe：计算芯粒原生光 I/O，片间/机柜内 UCIe mesh 首选；商业化慢半拍但协议位势独特。
• 三星 / HBM-Aware Turnkey：2029 交钥匙把 HBM 与光引擎共包；适合 HBM 带宽墙前的光分流。
• 格芯 / SCALE 商户 SiPh：不抢封装主权，供光引擎与 PIC 产能；适合多源供应与异构逻辑链。

信哪种键合（SoIC-X vs HCB vs TCB vs 商户 2.5D）、哪种激光（外置ELS vs 片上 InP vs 晶圆级混合）、哪套 FAU 生态（SENKO/康宁/台积电光耦合规范）。台积电吃下交换机侧第一波放量，英特尔与三星在更深层的"封装内计算–I/O–内存"融合上卡位，格芯确保剩余市场不被单源锁定。光口一旦进入 XPU 封装，代工厂的竞争就从"线宽"转成"光电协同封装的系统交付权"。