台积电先进封装，最新研判！

接下来，我们将拆分分析以下，我们认为这个演讲背后所蕴含的意义。值得一提的是，我们这个分析仅供参考，欢迎指正。

过去两年，随着AI加速器需求持续爆发，CoWoS一度成为整个AI芯片供应链中最紧缺的环节之一。由于英伟达、AMD以及其他AI芯片厂商不断将HBM与GPU、CPU或Chiplet集成到同一封装中，先进封装的重要性快速上升。

作为一项被广泛使用的技术，CoWOS通过硅中介层（Silicon Interposer）把计算Die和多颗HBM放到非常接近的位置，并利用中介层内部的大量高密度金属互连，实现计算芯片与HBM之间的高速数据交换。CoWoS也从过去相对专业的封装技术，逐渐成为决定AI芯片出货能力的关键基础设施。面对这一轮前所未有的需求增长，台积电不得不持续加码先进封装产能。

从何军此次披露的信息来看，台积电过去三年一直在以非常激进的速度扩充CoWoS产能，相关产能已经连续三年实现每年翻番。与此同时，台积电目前已经拥有10家先进封装工厂，形成了覆盖不同先进封装技术和产品的制造体系。这样的扩产速度，在半导体制造历史上并不常见，也从侧面反映出过去几年AI芯片需求增长的强度。

更值得注意的是，持续三年的产能翻倍之后，台积电如今已经开始看到供需关系发生变化。何军表示，目前CoWoS的供应能力已经“非常接近”客户需求，但仍然没有完全满足市场。换句话说，过去一度严重制约AI芯片出货的CoWoS瓶颈正在逐步缓解，但尚未真正消失。对于台积电而言，这意味着此前持续追赶需求的扩产已经取得明显成效；而对于整个AI产业链来说，则意味着CoWoS正在从“最核心的产能瓶颈”逐渐进入供需趋于平衡的新阶段。

但这并不意味着CoWoS的产能扩张可以就此停止。恰恰相反，AI芯片的封装规模仍在不断扩大，单颗产品需要集成的计算Die、HBM以及其他芯片数量持续增加，先进封装本身也在向更大尺寸、更高密度的方向演进。因此，台积电现在面临的已经不是简单的“把CoWoS做得更多”，而是在继续扩充产能的同时，不断提升单个封装能够承载的芯片数量、尺寸和互连密度。也正是在这一背景下，CoWoS正在从解决“有没有产能”的问题，进一步走向解决“如何以更高效率制造更复杂AI系统”的阶段。

随着AI芯片算力不断提升，CoWoS封装的尺寸也在持续扩大，其背后的原因并不是单纯追求更大的封装，而是AI芯片本身需要集成越来越多的计算Die、Chiplet和HBM。尤其是HBM已经成为高端AI加速器的重要组成部分，计算芯片需要通过极高密度的互连与多颗HBM进行数据交换。未来随着模型规模和算力需求继续增长，单颗AI加速器需要的计算资源和内存带宽都会进一步提升，这意味着必须在一个封装中放入更多芯片，也就需要更大的硅中介层和更大的封装面积。

因此，CoWoS实际上正在经历一个从“小型封装”向“超大封装”演进的过程。何军此次透露，台积电5.5倍光罩尺寸的CoWoS已经实现量产，在多款AI客户产品中的良率超过98%；而到2029年，台积电还计划进一步推出14倍光罩尺寸的CoWoS。封装尺寸从5.5倍继续扩大到14倍，意味着未来一个CoWoS封装可以容纳更多计算Die和HBM，从而进一步提升整个AI系统的算力和内存带宽。

但封装越大，制造难度也会明显提升。因为CoWoS中包含硅中介层、HBM、计算Die、ABF载板等多个不同材料和组件，这些材料在温度变化下的膨胀和收缩并不完全一致，封装尺寸越大，翘曲、机械应力、散热以及互连可靠性等问题就越容易被放大。同时，封装中的Die和连接数量不断增加，也意味着任何一个局部缺陷都可能影响整个产品的最终良率。因此何军特别指出，当光罩尺寸超过3倍之后，封装中所有组件的质量都需要达到甚至超过汽车级标准，才能将整体故障率控制在较低水平。

这也意味着，超大尺寸CoWoS已经不是单纯的封装工艺问题，而是一个系统工程。台积电一方面需要通过更严格的工艺控制、检测和良率管理，确保5.5倍乃至未来14倍尺寸产品能够稳定量产；另一方面，还需要与HBM、ABF载板、封装材料等供应商进行协同，控制不同材料之间的热、机械和电气性能差异。最终目标是在封装尺寸不断扩大的同时，仍然维持足够高的良率和可靠性。换句话说，CoWoS未来真正的挑战，不只是“做得更大”，而是“在做大的同时，依然能够稳定地做出来”。

如果说CoWoS解决的是如何在水平方向集成更多计算Die和HBM，那么SoIC解决的则是如何进一步向垂直方向扩展。随着AI芯片需要集成的计算Die、缓存和Chiplet越来越多，单纯扩大CoWoS封装面积终究会受到尺寸、功耗和信号传输等限制，因此先进封装正在从2.5D走向3D。

SoIC是台积电面向3D芯片集成推出的技术，采用Hybrid Bonding（混合键合）实现不同Die的垂直堆叠。与CoWoS“横向铺开”芯片不同，SoIC是在“纵向堆叠”芯片，两者可以进一步结合，形成2.5D+3D的异构集成架构。其优势在于能够缩短芯片之间的数据传输距离，同时提供极高的互连密度。何军透露，SoIC的互连密度可达到传统方案的约50倍，能效提升约5倍，这对于越来越受数据搬运和功耗限制的AI芯片尤为重要。

其中，“6微米”和“4.5微米”两个数字尤其值得关注。台积电去年已经实现6微米Hybrid Bonding间距SoIC量产，并计划到2029年进一步缩小至4.5微米，用于A14节点芯片堆叠。键合间距越小，单位面积能够实现的互连数量就越多，也意味着3D Chiplet可以实现更高密度的集成。何军释放的这一信号表明，SoIC正在从先进封装技术逐渐走向先进制程芯片架构的重要组成部分。

由此来看，CoWoS和SoIC未来并非二选一，而是分别承担横向和纵向扩展：前者把更多计算Die和HBM集成到一个封装中，后者则进一步向垂直方向堆叠芯片。先进封装正在从2.5D向2.5D+3D演进，而这也将成为AI芯片继续提升系统性能的重要路径。

在CoWoS中，Interposer（硅中介层）过去最核心的作用，是承担计算Die、HBM与封装基板之间的高速连接，通过高密度布线和TSV等结构，把原本独立的芯片连接起来。随着AI芯片集成的计算Die和HBM越来越多，Interposer本身也不断扩大，互连密度持续提升，已经成为先进封装中的关键基础结构。

但随着AI芯片功耗和数据吞吐量不断提升，单纯承担“连接”功能的Interposer正在变得不够用。一个明显趋势是，越来越多功能开始向中介层集成，例如电压调节器和去耦电容。AI加速器需要非常大的电流，而且负载变化迅速，如果电源需要从封装基板甚至PCB长距离传输到芯片，就会产生IR Drop、寄生电感等问题。将电源调节和电容进一步靠近计算Die，可以缩短供电路径，并改善瞬态响应和电源完整性。台积电也已经在研究将MIM去耦电容集成到硅中介层中。

另一个重要方向则是硅光子。随着AI集群规模不断扩大，芯片之间的数据交换量越来越高，传统电互连在带宽、功耗和传输距离方面逐渐面临限制。因此，未来的先进封装不仅需要解决“如何高速传电”，还需要进一步解决“如何把光连接带到芯片附近”。如果将硅光子器件与Interposer和计算Die进一步集成，就可以缩短光电转换和数据传输路径，为Co-Packaged Optics等下一代光互连架构提供基础。

因此，何军此次提到的Interposer变化，实际上反映了先进封装的一个重要趋势：中介层正在从过去负责“连接芯片”的被动结构，逐渐变成集成连接、电源、储能乃至光互连功能的系统级平台。随着CoWoS继续向更大尺寸发展，未来一个封装内部集成的芯片越来越多，单纯依靠封装外部的电源管理和光互连已经越来越难满足需求，Interposer本身也将承担更多系统级功能。换句话说，先进封装正在从“把芯片放在一起”，进一步走向“把整个系统集成到一起”。

随着台积电持续扩大CoWoS产能，先进封装供应链的瓶颈也正在发生转移。何军此次特别指出，未来几年ABF基板的供应紧张程度可能仅次于内存，成为AI芯片供应链中又一个关键限制因素。ABF（Ajinomoto Build-up Film）基板是高端FC-BGA封装的重要组成部分，负责将封装内部的计算Die、HBM等芯片与外部PCB连接。随着AI加速器的封装尺寸、I/O数量和功耗不断增加，对ABF基板的尺寸、层数、布线密度以及电气和机械性能要求也越来越高。换句话说，CoWoS封装越大，对应需要的高端ABF基板也越复杂。

产业链已经开始针对这一趋势扩充产能。ABF材料端，味之素正在继续增加ABF薄膜供应能力，并宣布从2026年第三季度起上调ABF价格30%，侧面反映出AI封装需求对材料端的压力。基板制造端，日本Ibiden、台湾欣兴（Unimicron）等厂商也在加码高端IC封装基板产能，重点瞄准AI和HPC需求。行业研究机构Counterpoint此前预计，2026年下半年全球ABF基板供应缺口约为10%，到2027年甚至可能扩大至20%，直到新增产能陆续释放后才有望缓解。

但ABF的问题并不只是“产能够不够”。目前AI芯片客户已经开始通过多家供应商采购基板，以降低单一供应商供货不足的风险，可是不同供应商生产的ABF基板在热性能和机械性能方面存在差异。对于普通芯片而言，这种差异影响可能有限；但对于如今越来越大的CoWoS封装来说，计算Die、HBM、Interposer和基板之间存在复杂的热膨胀和机械应力关系，基板性能的细微差异都可能影响封装翘曲、可靠性以及最终良率。因此，何军所说的ABF瓶颈，本质上已经不只是产能问题，而是产能、材料性能和供应商一致性共同构成的系统性问题。

这也意味着，未来ABF产业链需要同步解决两个问题：一方面，味之素等材料厂商以及Ibiden、欣兴等基板厂商需要继续扩充高端产能；另一方面，多供应商体系还必须建立更加统一的材料规格和质量标准，确保不同来源的基板能够满足超大尺寸CoWoS的要求。随着台积电CoWoS产能连续扩张并逐渐接近需求，AI先进封装的瓶颈正在从一家晶圆厂的产能问题，进一步向ABF材料、基板制造以及整个供应链的协同能力转移。

进入AI时代，台积电的竞争已经不只是先进制程和封装技术本身，其背后的制造方法论也正在发生变化。何军此次透露的几个细节，可以看到台积电正在从过去的“单点技术迭代”，转向更加系统化、协同化的研发和制造模式。

首先是技术迭代速度明显加快。台积电计划保持每年推出新技术的节奏，以持续满足AI芯片对算力、带宽和功耗不断提升的需求。与此同时，台积电也开始通过Chiplet“Smart Matchmaking”提升整体良率，不再简单地把性能不达标的Die直接报废，而是根据不同芯片的性能特征进行匹配，让原本可能被淘汰的Die找到合适的组合，从“单颗Die良率”转向“系统级良率”。

其次，研发模式正在从串行走向并行。过去通常是芯片设计完成后再进入制造和测试，但AI芯片越来越复杂，等到所有环节完成后再发现问题，代价已经太高。因此台积电允许部分客户芯片在测试完成前就进入晶圆厂，同时要求供应商在晶圆厂附近配置研发团队，以便量产过程中发现问题后能够快速调整。

这种协同还进一步向前延伸。台积电计划在量产前六个季度发布系统级规范，让客户和供应商提前围绕散热、机械性能、功耗等指标进行协同设计，也就是通过STCO（System Technology Co-Optimization）把系统级问题尽可能解决在产品量产之前。

归根结底，AI芯片已经不再是一颗单独的Die，而是先进制程、Chiplet、HBM、CoWoS、SoIC、基板、电源和散热共同构成的复杂系统。台积电正在做的，就是把过去相对独立的设计、制造、封装和供应链环节连接起来，形成一种更快迭代、更早协同、更实时反馈的制造体系。这或许正是AI时代先进制造竞争的一个重要变化。

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