EDA迈入AI原生时代

Gartner在2026年4月发布行业预测，2026年全球半导体整体营收将突破1.3万亿美元，AI相关芯片贡献三成市场增量；结合MarketsandMarkets测算，当年全球数据中心芯片市场规模可达2831.6亿美元，算力硬件扩容成为产业上行核心驱动力。

在主论坛现场，台积电(中国)总经理罗镇球印证了这一增长趋势，他表示预计到2030年，无晶圆设计企业产值将占据行业七成，HPC与专用算力芯片占比将达到55%。算力需求每年保持五倍增速，但摩尔定律仅能实现两年一倍的性能提升，单一先进制程无法承载持续走高的算力需求，2.5D、3D异构封装成为可行破局路径。业内普遍形成EDA厂商、芯片设计公司、晶圆厂三方协同的“产业铁三角”共识，先进工艺与芯粒封装规模化落地，高度依赖底层设计工具支撑。

但当前多重行业趋势叠加，持续抬高芯片设计门槛：到2028年，专用计算加速器将成为绝大多数芯片标配；软件定义硬件产品全面普及，软硬件同步开发、前置验证需求激增；异构集成持续推进，2030年单颗先进封装内部晶体管规模有望达到万亿；3nm晶圆单次流片成本高达5亿美元，设计容错空间极小，全行业普遍提出周期优化诉求。

针对行业普遍痛点，西门子EDA不久前正式发布具备自主校验能力的一体化设计工作流。西门子EDA集成电路产品事业部执Ankur Gupta在主论坛演讲中表示：当下行业竞争逻辑已经发生根本性切换，过去EDA厂商比拼单工具运行速度，未来竞争核心将落在全链路AI智能体生态与开放工具兼容能力，封闭孤立的工具链无法适配多芯粒、多工艺协同设计的长期需求。

长期资本投入与持续并购，构成西门子EDA应对行业变革的基础实力。自2017年完成Mentor Graphics收购以来，西门子在软件板块累计投入超250亿欧元，通过多轮并购持续完善产品线，今年7月完成两笔在EDA领域的关键收购，法国Defacto聚焦早期SoC架构搭建，美国Precision主攻功耗、性能、面积快速评估工具，后者已与谷歌、OpenAI开展合作，相关技术后续将逐步整合进产品体系。最新财季数据显示西门子集团净利润上涨15%，EDA业务增速达到30%。

本次论坛核心技术成果，是西门子EDA完整落地五层闭环一体化工具架构，从底层算力硬件到顶层专用物理验证软件形成完整技术闭环，彻底重构传统芯片设计工作模式。整套体系依托2025年7月发布的Fuse底层数据框架搭建，为芯片全流程数据搭建统一标准化结构，支撑多任务流程自主联动、交叉校验，也是区别于传统单点智能化插件的核心分水岭。

来源：西门子EDA

架构底层依托Arm、英伟达硬件搭建高速计算基座，向上依次排布推理模块、任务处理单元、流程编排模块，顶层搭载西门子EDA自研物理EDA引擎，所有自动化流程输出内容都会经过数学物理算法复核，兼顾运行速度与设计精度。英伟达为整套体系提供完整算力支撑，OpenShell框架打通不同设计任务交互通道，NeMo Gym用于各类设计任务的流程调优训练，CUDA-X软件栈实现全域硬件加速。硬件仿真产品Veloce Strato CS搭配低成本Pro FPGA，仿真速度提升一万倍，能够在流片阶段同步完成软硬件协同验证，目前已完成Arm新一代AGI CPU大规模仿真适配。

两套商用落地工具带来可量化的效率提升。面向标准单元库开发的Solido工具支持自然语言下发批量处理需求，可自动完成数千器件、多工艺条件仿真，单元特征化速度提升十倍，算力使用成本同步下降十倍，配置、数据处理、完整仿真周期分别从数小时、数天、数周压缩至分钟、小时级别；2026年3月全面商用落地的Questa One套件聚焦数字验证环节，据了解当前验证工作占整体研发七成时长，该套件可自动生成测试方案并自主调试，一组包含八个变量的PCB仿真，传统人工需要两千四百万分钟，借助自动化流程仅十六小时即可完成全部场景遍历。

整套Fuse框架采用开放式设计，覆盖IC、封装、PCB全产品线，兼容第三方工具、自定义脚本与VS Code、Cursor主流开发软件，同时搭载MCP标准化接口，支持企业按需拓展功能。论坛专门设置半导体制造分论坛，现场分享落地案例显示，智能化流程在DFM可制造性分析、良率提升场景成熟度更高，依托探索式学习算法快速定位版图缺陷，Calibre物理验证、Tessent测试两大核心产品线凭借底层数学物理算法构筑行业优势，叠加智能化能力进一步提升一次性流片成功率。西门子EDA全球副总裁兼亚太区技术总经理Lincoln Lee在现场谈到行业变革逻辑：“行业寻求的已不仅仅是更快的单点工具，而是设计方法论的底层革新，从根源上释放工程师生产力。”

尽管一体化设计方案成效显著，但产业落地过程中仍存在多重共性瓶颈，首当其冲是全域数据壁垒。各晶圆厂、设计企业的工艺、版图资料属于核心商业资产，厂商之间不会互通内部数据集，通用互联网文本训练的模式无法复制到半导体领域，行业长期将并行发展企业专属垂直小模型、细分领域专用模型。据介绍，西门子EDA配套本地私有化部署方案，Fuse系统全部运行在客户内网，企业设计文件、工艺日志不会上传至西门子EDA服务器，不同客户项目数据、训练模型实现完全物理隔离，仅自有标准设计、公开资料、客户书面授权案例可用于工具调优，配套BYOM本地微调功能，充分保障客户知识产权安全。

其次是市场预期偏差，大量企业直接对标消费端通用智能应用看待专业设计软件，忽略先进流片高昂容错成本，容易产生脱离工程实际的过高期待，行业需要通过真实落地案例，客观传递工具能力边界。第三是异构集成标准不完善，当前商用芯粒供应商大多不会对外提供完整版图GDS文件，IP与芯粒交付模式存在明显区别，现有IP-XACT、LEF、DEF、UCIe等标准仍在针对2.5D、3D场景持续迭代，西门子EDA作为Chiplet联盟、OCP开放计算项目核心成员全程参与标准制定，行业参考早年PCB IBIS仿真模型的发展路径，逐步搭建轻量化跨厂商协同仿真体系。

面对AI的提效，人才结构与工作模式迎来根本性转变。西门子认为自动化工具的普及不会带来大规模裁员潮，在产业持续扩容背景下，有机构测算2030年全球芯片工程师需求将达到百万人，EDA细分赛道人才缺口6000至7000人，半导体产业规模预计2030年增至1.5万亿美元，但高校专业人才培养周期固定，人才短缺将成为长期行业现状。

工具迭代改变工程师日常工作内容，以往从业者需要熟记各类软件操作指令，如今可直接用自然语言描述设计需求，系统自动转换底层执行命令，重复仿真、版图校验等基础工作由流程自主完成，工程师核心工作转向顶层架构定义、仿真结果复核、差异化产品创新。工具降低基础芯片设计门槛，市场同质化产品将难以形成市场竞争力，想要打造具备商业价值的特色芯片，对工程师架构理解、工艺深耕等高阶能力提出更高要求。凌琳对此补充：“真正困难的工作，比如专业判断、建模以及Physics层面的理解，依然离不开人的深度参与。只是在相辅相成的情况下，重复性粗活被大幅压缩。”

当前半导体产业正处在算力需求、异构集成、先进制程三重变革叠加的拐点，传统单点提速式EDA工具已经难以匹配产业长期扩容节奏，西门子EDA以Fuse底座、自主智能体、物理引擎兜底为核心的AI原生设计范式，正在重塑芯片全流程研发底层逻辑。伴随UCIe、Chiplet相关行业标准持续完善，以及国产大模型与海外算力生态双向融合，EDA、晶圆厂、设计企业构成的产业协同“铁三角”会愈发紧密。

西门子EDA此次推出的全链路自主验证工作流只是行业变革的起点，后续基于持续产业并购与跨巨头技术合作，EDA工具将进一步打通芯片、封装、整机系统之间的数据壁垒，真正实现从架构定义到量产良率优化的一体化自主设计闭环，为全球尤其是中国算力芯片、先进封测赛道提供稳定可靠的数字化底座支撑。

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