从芯片到系统重构RISC-V创新，2025新思科技RISC-V科技日活动成功举办

从芯片到系统，RISC-V以开源标准助力SoC创新

  ▲ Yankin Tanurhan，新思科技工程资深副总裁

新思科技工程资深副总裁Yankin Tanurhan博士做开场演讲，分享新思科技在RISC-V技术探索方面取得进步与思考。

他表示，全球RISC-V出货量将从2024年的270亿颗增长至2030年的1160亿颗，年复合增长率达 34%；中国市场的增速更快，从138亿颗增长至635亿颗，复合增长率 37%；在RISC-V采纳速度方面，已成为全球增长最快的ISA。RISC-V 的开放性和模块化设计使其成为未来计算架构的重要组成部分，尤其适用于定制化SoC设计（如AI、IoT、汽车电子）、边缘计算与嵌入式系统等领域，RISC-V 的灵活性使得芯片设计者可以根据具体应用场景定制指令集，从而实现更高的性能和能效比。

RISC-V 的成功不仅依赖于架构本身，还需要完整的EDA工具链、IP生态和验证平台。深耕RISC-V领域多年，新思科技推出EDA工具 + ARC-V处理器IP + 快速验证平台三位一体协同创新的RISC-V整体解决方案，不仅推出基于RISC-V架构的ARC-V处理器IP，包含RMX系列、RHX系列、RPX系列，可为客户提供差异化SoC 设计和优化所需的技术支持；同时还提供面向RISC-V处理器与SoC的全面EDA工具和参考方法学，从芯片到系统加速RISC-V创新。

ASIP Designer：为特定应用工作负载扩展RISC-V内核

▲ 毛海雪，新思科技资深应用工程师

可扩展性是RISC-V的核心优势之一，现已被越来越来越多的设计者所采用。一般来说RISC-V架构的扩展可以分为两种，一种是标准性的扩展，另外一种是定制化的扩展。其中标准型扩展需要在RISC-V社区中提出并开发，用于社区共同关注的全新领域，最后按照批准流程通过RISC-V委员会的协作审查。定制化扩展则主要由设计团队开发，达到高效执行特定应用的工作负载的目标，主要有三种类型，分别是带有自定义协处理器的RISC-V、带有小规模ISA扩展的RISC-V、带有大规模ISA扩展的RISC-V。

ASIP Designer是新思科技开发的用于设计、实现、编程和验证专用指令集处理器的工具。利用ASIP Designer，芯片设计人员可以快速获得优化的C/C++编译器、周期精确的模拟器和ASIP可综合硬件实现，同时，RISC-V的nML模型会随工具一起提供，设计人员还可以根据需求对nML模型进行扩展。另外，通过使用ASIP独有的compiler-in-the-loop和synthesis-in-the-loop方法学，能够将ISA和微架构快速调整到适合的应用领域，并且完全支持上述RISC-V的各种扩展类型。

因此，作为可基于RISC-V架构的处理器设计工具，ASIP Designer非常适用于应用于特定负载的专用指令集处理器的设计。

ARC-V：利用RISC-V高级中断架构扩展满足实时应用需求 

▲ Rich Collins，新思科技 ARC-V处理器及生态系统产品管理资深总监

RISC-V在现实世界的应用，尤其是在汽车应用领域，如嵌入式视觉、雷达/激光雷达、驾驶安全等方面，处理器响应中断时的最大延迟具有可确定性非常重要。因此，新思科技投入大量时间研究了RISC-V高级中断架构（即AIA架构），该架构在多核配置支持、基于MPU的虚拟化技术、内部进程或中断处理等方面表现优异。其设计与RISC-V 架构高度契合，包括虚拟机监控程序和硬件扩展功能，并提供了一个统一的程序模型和灵活的参数。

然而，这种AIA架构缺乏一些实时确定性应用程序所必需的能力，即能够定义一种机制来传递那些实时中断的信息。为此，新思科技在扩展 RISC-V 中断架构的过程中引入了实时中断交付机制，以满足实时应用需求，即“RISC-V 实时中断架构扩展（RTIA）”。RTIA在现有 AIA 基础上新增三项关键能力：

验证结果显示，采用RTIA架构的单核中断延迟仅 12–28 周期，中断电路硬件面积增加约 15%，同时可向后兼容 RISC-V 特权规范与 AIA。另外，该扩展已集成到 ARC-V RHX-115-FS 32 位 1–16 核功能安全处理器，支持锁步/混合模式、虚拟化和混合关键性应用，能够满足 L3-L5 自动驾驶、雷达/视觉实时处理需求。

目前指令功能级和时许精确级模拟器、编译器、Linux 内核补丁及 Type-1 虚拟机监控程序原型均已就绪；新思科技正联合 RISC-V 国际协会组建工作组，推动 RTIA 成为标准扩展。该方案已在模拟器和嵌入式处理器部署，正扩展至 RX 系列，与虚拟机管理程序供应商、Linux 社区合作，并推动成立 RISC-V 工作组，计划将其纳入标准。

一站式处理器验证方案，全面加速RISC-V从IP到SOC验证交付

▲ 范宇杰，新思科技资深应用工程师

验证是通过一系列测试和验证流程确保IP/CPU等的功能、性能及兼容性符合设计要求的过程。RISC-V作为一种新兴且处于快速发展过程中的新架构，其处理器验证面临着众多的挑战，如设计复杂性（包括架构、微架构、实现选择和自定义功能等）、处理器IP的来源（内部、开源、供应商+自定义指令）、使用状态（微控制器/应用处理器，封闭与开放外部软件开发）、验证生产力和关闭时间、团队经验（设计人员和验证工程师）、处理器验证方法、工具选择等。

基于上述挑战，新思科技开发出了面向RISC-V处理器验证提供“一站式工具箱”，其核心方案如下：

ImperasDV：提供锁步比较设计验证方法，允许在SystemVerilog环境中运行被测设备（DUT）并构自动化验证平台，通过指令测试生成器、RTL DUT子系统、功能覆盖率等组件实现高效验证。其工具链支持RISC-V ISA基础及Vector、DSP/SIMD、Bitmanip等扩展功能。其核心组件包含ImperasDV、ImperasFPM、RISC-V验证接口（RVVI）、ImperasFC。其中ImperasDV用于比较和检查架构状态，ImperasFPM是被测处理器架构模型，RISC-V验证接口（RVVI）用于将DUT连接到ImperasDV的SystemVerilog接口，ImperasFC则是一个RISC-V指令集的SystemVerilog功能覆盖模型。

STING：用于验证RISC-V处理器和SoC的随机自检测试生成器，能够支持多核架构，并配置整个系统的地址空间、缓存层级等参数。STING还可以通过在底层随机生成测试场景，可以在较短的时间内对复杂的硬件进行验证，从而加速验证过程。STING所生成的测试场景，不仅支持对指令集的扩展进行验证，还能模拟多种复杂的异常场景，极大地提高了验证的覆盖面和准确性。另外，STING可以将其生成的随机测试转换为二进制文件，用户可以在不同平台上进行验证复现。

由ImperasDV和STING组成的集成设计验证解决方案，其测试范围涵盖了与CSR相关的问题、

时序依赖、陷阱等相关问题，以及每个向量指令的功能验证等，可以显著帮助开发团队加速验证进程，提升产品的稳定性和可靠性。

新一代HAPS-200加速RISC-V HPC软硬件系统验证：案例分析

▲ 滑动查看，从左至右依次为阿里巴巴达摩院玄铁生态高级研发工程师李辉、新思科技资深应用工程师黄进、新思科技资深应用工程师司鹏昊

本次活动特邀阿里巴巴达摩院玄铁生态高级研发工程师李辉与新思科技资深应用工程师黄进和司鹏昊，共同分享HAPS-200加速达摩院C930下一代高性能处理器核心的研发等成功客户案例。

HAPS-200是新思科技面向百亿门级 RISC-V 数据中心 SoC发布的新一代硬件辅助验证平台，它是业界性能最高、可扩展性最强的硅前原型系统。由于其高性能，HAPS可用于硅前软件开发以及系统环境中的高速接口验证，且与上一代相比，HAPS-200 6 FPGA平台具有2倍的性能、3倍的容量、更快的编译时间以及4倍的调试容量和带宽。同时，HAPS-200还保持与HAPS生态系统的兼容性，支持与HAPS-100的混合系统。

另外，HAPS-200搭载6颗AMD Versal Premium VP1902 FPGA，平台可以适配ProtoCompiler与ZeBu软件，支持同步/异步时钟、可扩展互联与标准HT3，支持各种复杂接口解决方案，兼顾原型验证与早期软件启动，实现RTL-to-bitfile一周级交付。可在同一硬件上先以仿真级精度（ZeBu）调试，再切换至原型级速度（HAPS）运行，真正做到“左移”验证。

在应用方面，阿里达摩院玄铁C930高性能旗舰处理器在HAPS-200上完成业界首发，80 MHz主频下5天内完成OS、SPEC、AI及KVM虚拟化全套软件启动，验证效率较传统仿真提升1000倍。另外，国内某RISC-V HPC SoC集成多核一致性mesh、DDR5-5600、PCIe Gen5及多die互联，在2×HAPS-200系统上以75 MHz主频、16 M bus时钟完成功能、指令、应用、Linux回归及benchmark压测，得分与最终硅片一致。

在活动现场，几位嘉宾演示了三个技术Demo：

面向RISC-V Soc的ZeBu协议验证解决方案

▲ 郭洪志，新思科技资深应用工程经理

随着基于RISC-V架构的SoC正日益广泛地应用于物联网/AI/HPC/数据中心领域，其协议验证面临着巨大挑战。在用户方面，协议解决方案的启动和问题调试、系统级测试与调试、性能测量与真实设备的合规性测试都是难以回避的痛点。

针对以上用户开发RISC-V架构的痛点，新思科技推出了基于ZeBu平台的Xtor/MM/VSA/SA解决方案。该方案的优势在于集成了行业最广泛的虚拟协议设备组合，还拥有行业最可靠的ZeBu硬件上的最快虚拟解决方案，可用于HPC、AI、IoT、图形和数据中心设计的端到测试以及硬件和全栈软件/驱动程序/固件验证的预硅验证平台（从ZeBu上的SW到实际硅片进行少量修改），另外方案还具备高级调试功能（全软件/硬件可见性）加上最快周转时间并支持保存和恢复。

在整个方案中，ZeBu Xtor是新思科技针对Emulation推出的核心验证组件，将协议验证效率、存储模型智能化、系统协同能力深度融合，解决了复杂SoC在仿真环境中验证的多种痛点，极大的提升验证效率，灵活的Xtor组合也为场景验证提供有力支撑，成为5G、AI芯片、汽车电子等高性能SoC验证的高效方案。

另外，VSA（Virtual System Adapter）是业界首个5G O-RAN虚拟验证解决方案，适用于ZeBu早期软件验证的灵活虚拟解决方案，其具有高性能灵活架构，拥有最全面的虚拟解决方案组合，支持面向下一代CXL、PCle、以太网、USB、UFS等主机和设备的解决方案，以及5G测试。另外，该方案还在保持“后硅连续性”的同时向左转移，在硅前和硅后阶段之间能够重复使用脚本、配置、软件负载、测试台和测试用例。

SA（Speed Adaptors）方案则主要是将DUT连接到现实世界，与现实世界进行高保真验证，它可以支持30多种协议，包括CXL2.0、PCle Gen6、以太网800G、USB3.1和各种调试器接口等。另外，SA方案还可以保证从ZeBu仿真到HAPS原型设计的连续性，使在ZeBu或HAPS上以较低速度运行的设计能够与现实世界中的设备和测试器连接。目前，采用新思科技SA方案的的客户已交付200多个系统，总计30多个WW客户。

RISC-V内核形式验证方案

▲ 李霈霈，新思科技资深应用工程师

随着SoC 设计的复杂性快速提升，传统的基于激励驱动方法的仿真验证已无法满足设计者的要求，业内迫切需要一种能够加速验证和调试，缩短总进度周期，提高可预测性的验证方法。基于业界的迫切需求，新思科技推出的新一代形式化验证解决方案VC Formal，它利用数学的方法进行一个穷举式证明方法，拥有出色的容量、速度和灵活性，可验证某些最艰巨的SoC设计挑战，比如关键模块bug-free验证。，VC Formal结合统一的VCS编译、Verdi调试帮助用户减少迁移投入，快速调试遇到的问题。Formal解决方案能够始终如一地提供更高的性能和容量，发现更多缺陷，针对更大型设计提供更多信心，并通过与VCS功能验证解决方案的本地集成实现更快的覆盖收敛。

VC Formal解决方案包括10+APP：属性验证（FPV）、自动提取属性（AEP）、覆盖分析器（FCA）、连接性检查（CC）、时序等效性检查（SEQ）、寄存器验证（FRV）、形式化Testbench分析器（FTA）、形式导航器（NAV）以及用于验证标准总线协议的一组断言IP（AIP）等等。

在RISC-V内核的验证中，所有能够通过SVA的方式描述出来的控制逻辑，我们都可以通过FPV（属性断言验证）来做检查。针对运算逻辑，DPV（数据通路验证）主要提供C算子和RTL的等价性检查。SEQ（等价性检查）可以保证RTL阶段引入门控时钟前后，两份RTL的功能一致性。FSV（安全检查），可以保证安全数据不会发生传播泄漏，数据篡改。

另外，ISA的合规性完备测试，VC Formal RISC-V AIP还可以用在ISA验证中。RISC-VRISC-VRISC-V它可以形式化测试所有可能的RISC-V指令场景，减少调试周转时间，其验证指令执行控制和基本ISA数据路径，并可用于多种配置和内核。

虚拟原型驱动下的RISC-V软件开发、优化和测试

▲ 王倩，新思科技资深应用工程师

随着应用场景不断的加速创新及与SoC匹配的整个系统架构的复杂性大幅增加，虚拟原型技术现已逐渐取代物理原型技术，成为帮助开发者们应对软件挑战的重要工具。

虚拟原型由SoC的抽象软件仿真模型与硬件系统组成，开发者可以用等效的软件模型代替硬件，从而更早地进行软件开发。本质上，虚拟原型是能够执行嵌入式软件代码的完整系统的全功能软件模型，一个完整的虚拟原型包含快速指令集和外设模型，可执行与最终产品系统中相同的代码。

新思科技开发的虚拟原型技术Virtualizer 工具包（也称为VDKs），是一种使用虚拟原型作为目标软件开发的工具包，VDKs是执行目标代码的系统的全功能模型。其具有早期可用性、高性能（50-100MHz，Linux在30秒内启动）、可扩展的部署、高生产率（可观察，控制和重复性，故障注入支持，可脚本化）特点。

随着Imperas于2023年12月被新思科技收购，其适用于RISC-V的ImperasFPM（快速处理器模型）也融入到了新思在RISC-V架构上的虚拟原型技术中，其所有型号在Virtualizer中都以TLM库的形式原生提供，而RISC-V TLM库已完全验证并集成到Virtualizer中。如使用参考设计的预集成RISC-V模型，可以立即开始开发；通过新思科技服务为定制RISC-V内核开发ImperasFPM的能力；模型可与Virtualizer的全套工具一起使用，包括调试和分析。

另外，Virtualizer/VDK还可以与HAPS/ZeBu/EPx共用，形成混合仿真技术，从而为软件开发人员提供早期、快速的软件开发平台。

除此之外新思科技的Platform Architect还提供cycle 精确的虚拟原型，在RISC-V的开发应用中，帮助极大的降低架构决策风险 ，并进行早期架构分析和优化。

将RISC-V规范统一为单一权威来源

▲ Afonso Oliveira，新思科技资深应用工程师

RISC-V生态系统依赖于多个相互独立的规范，然而随着独立规范的增加，由此引发的规范风险也逐渐暴露出来，即RISC-V通常包含大量规范要求和各类文档需要检索，而要从这海量的信息中筛选出关键要素是极其困难的。比如2015年RISC-V仅有5个扩展，2025年已超200个，其中ISA手册、汇编手册、伪指令、Sail语义等文档分散在40-50份PDF中，格式为AsciiDoc，无法被工具直接消费，导致验证、扩展、文档生成全部靠人工，效率低且易出错。

因此，新思科技推出 RISC-V Unified Database（UDB），以“单一可信源+机器可读”理念，彻底解决当前规范碎片化、文档庞杂、验证困难的痛点。其目标集中在文件（ISA手册、程序员参考手册）、认证（结构测试、编码验证、体系结构参数）、工具（编译器、调试器、国际空间站、技术参考手册）三个领域。

目前，UDB已经取得很好的进展：RISC-V认证与指导委员会（SIG）正在利用统一数据库（UDB）生成认证文档，而测试套件则更可能采用分布式数据库（DB）；高通创建了Xqci，一个只能通过UDB获得的扩展；新思科技正在使用UDB生成ARC-V PRM；替换RISC-V操作码。

▲ 滑动查看活动现场图

全栈赋能，共塑RISC-V新时代

本次“2025新思科技RISC-V科技日”论坛活动通过对RISC-V六大议题的深度探讨，全面展示了新思科技在RISC-V架构探索、处理器验证、系统加速、安全扩展及生态标准化等领域的创新成果。从ASIP Designer的灵活扩展到ARC-V IP的差异化设计，从HAPS-200硬件验证平台的性能突破到ZeBu协议验证与VC Formal形式化验证的高效协同，新思科技以覆盖“芯片到系统”的全栈解决方案，为RISC-V产业落地提供了坚实支撑。未来，新思将持续推动RISC-V技术标准化与工具链整合，携手全球开发者加速RISC-V的创新发展与生态繁荣。