今天，我们正式发布 IC Coder 的 Vivado 调用能力。
IC Coder 模型（FPGA 领域专用微调模型）+ IC Coder Harness（FPGA 原生 Harness）组成 IC Coder 的 FPGA AI 研发核心：模型负责理解 FPGA 需求、工程语义与专业判断，Harness 负责组织项目上下文、任务、文件与本地 EDA 工具执行。两者协同后，IC Coder 已经能够与用户电脑上的本地 Vivado 深度交互。
从新建工程、选择器件、组织 RTL 与约束，到调用 XSim、创建和配置 IP、运行综合与布局布线、分析报告、生成 Bitstream，用户都可以直接通过自然语言把任务交给 IC Coder。
这次更新打通了 IC Coder 与 FPGA EDA 工具之间的执行通道。自然语言可以持续落到真实 Vivado 工程、真实工具结果和真实 Bitstream。这是 IC Coder 全流程 AI 自主 FPGA 研发能力的重要里程碑。
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在 IC Coder 中，FPGA 工程师可以直接用自然语言发起 Vivado 任务。IC Coder Harness 连接本机 Vivado 的 Tcl、批处理与工程接口，IC Coder 模型理解目标、约束与完成标准，并根据真实日志、报告和运行状态持续推进。
IC Coder 会自动识别本地 Vivado 的版本、器件与可用工程资源，并编排工程创建、IP 与 Block Design、仿真、综合实现、报告分析、Bitstream，以及连接板卡后的 Hardware Manager 任务。
让 FPGA 专业理解、工程编排和真实工具执行进入同一条 AI 研发链路，工程师可以直接接收可打开、可检查、可继续迭代的 Vivado 工程。
图 1｜功能示意：IC Coder 已打通本地 Vivado EDA 交互，可完成工程创建、XSim 仿真、IP 配置、综合实现、报告分析与 Bitstream 生成。
创建与配置工程：检查 Vivado 版本，选择 Part 或 Board Part，新建工程，设置顶层、语言、源文件、约束和运行策略。
生成和管理工程资产：编写或修改 RTL、TestBench、XDC、Tcl，整理设计源、仿真源、编译顺序和结果目录。
调用 XSim 完成验证：完成编译、展开、仿真与波形分析，并可按当前 Vivado 版本启用代码覆盖率采集和报告。
创建与配置 IP / Block Design：调用 IP Catalog，设置 IP 参数，生成 Output Products，创建和连接 Block Design，完成校验与 HDL Wrapper。
推进综合、实现和 Bitstream：运行综合、优化、布局、物理优化、布线与 Bitstream，读取日志、运行状态与质量信息，依据 Vivado 反馈持续优化并重新执行关键步骤。
分析并继续已有项目：读取现有 .xpr、RTL、XDC、IP、Tcl 与 Design Runs，开展时序、DRC、资源、功耗、CDC 或覆盖率检查，并继续工程迭代。
调用本机 Vivado，为 Zynq-7020 创建一个 AXI DMA 高速数据搬运工程，配置 Zynq PS、AXI DMA 和 AXI-Stream FIFO，生成 Block Design 与 HDL Wrapper，补齐约束和验证，完成综合、实现与 Bitstream。
打开当前目录下的 Vivado 工程，先汇总器件、源文件、IP、约束和运行状态；运行 XSim 回归与当前版本支持的覆盖率检查，再完成时序、DRC 和资源分析，定位问题并重新执行。
在当前工程中创建 AXI DMA IP，配置 MM2S、S2MM 与 64 bit AXI4-Stream 接口，生成 Output Products，校验 Block Design 并完成综合。
图 2｜流程示意：从自然语言派活，到 IC Coder 自主调用本地 Vivado，最终交付可继续使用的工程与 Bitstream。
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本次 Vivado 调用能力建立在 IC Coder 完整的 FPGA 研发能力之上。围绕真实项目，IC Coder 已形成从需求理解、规格定义和系统架构，到 RTL 开发、验证、智能 Debug、EDA 执行、工程交付与企业内网部署的连续能力体系。
图 3｜IC Coder 产品能力全景：以 FPGA 专用模型与 FPGA 原生 Harness 为核心，覆盖需求、架构、RTL、验证、多厂商 EDA、智能 Debug、工程交付与企业部署。
模型负责 FPGA 专业理解、规格提炼、架构推理和工程判断；Harness 负责上下文管理、任务规划、文件读写、工具调用、状态跟踪和结果回流。
需求与架构：联合理解自然语言、Word/PDF、数据手册、原理图、图片、代码与既有工程，将原始需求整理成可执行规格，并完成模块划分、接口、数据通路、时钟复位和验证规划。
设计与验证：生成或维护 Verilog/SystemVerilog RTL、TestBench、行为模型、参考模型、断言、约束、脚本和工程文档，覆盖新项目与存量工程的连续开发。
智能 Debug 与回归：结合真实编译结果、日志、波形和报告定位问题，持续修改受影响的工程文件，自动推进复验与回归。
EDA 与工程交付：连接仿真器、Vivado 工程流、版本协作和企业流程，沉淀源码、约束、脚本、日志、波形、报告、工程文件与 Bitstream。
企业级内网部署：支持 IC Coder 模型 + IC Coder Harness 部署，支持IC Hub Skill、企业知识库、规则库、私有化部署与安全治理，让组织经验进入可复用的 FPGA 研发流程。
Codex、Claude Code 与 DeepSeek Harness推动了通用 Coding Agent 的快速发展，可以理解代码库、编辑文件、运行命令并扩展工具工作流。当任务进入 FPGA 工程核心流程，模型是否懂硬件、Harness 是否懂 EDA、系统能否读回真实工具结果，直接决定 AI 能否把任务持续推进到工程交付。
IC Coder 从产品底层面向 FPGA 研发原生构建。IC Coder 模型（FPGA 领域专用微调模型）负责专业理解与工程判断，IC Coder Harness（FPGA 原生 Harness）负责组织 FPGA 项目上下文、任务、文件、验证反馈与 EDA 工具执行，并已经打通本地 Vivado 全流程。
模型层：更理解 Verilog/SystemVerilog、时钟与复位、接口协议、器件与板卡、IP、约束、可综合性、验证反馈和工程规范。
Harness 层：更理解FPGA原生组织需求、RTL、TestBench、XDC、Tcl、波形、日志、报告、工程状态和多轮回归，让 FPGA 上下文持续贯通。
EDA 层：直接调用本地 Vivado 与 XSim，持续推进工程创建、IP 配置、仿真、综合、实现、时序、DRC 和 Bitstream。
交付层：最终沉淀可打开、可检查、可继续研发的 Vivado 工程，以及源码、约束、脚本、日志、报告和 Bitstream。
图 4｜IC Coder 面向 FPGA 研发原生构建：专用模型、原生 Harness、Vivado EDA 全流程与企业知识库私有化部署协同贯通。
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IC Coder 模型（FPGA 领域专用微调模型）+ IC Coder Harness（FPGA 原生 Harness）支持整体私有化部署。部署完成后，企业可以在内网完整复现公网版 IC Coder 的全部 FPGA 研发功能与能力，模型推理、Agent 执行、工程文件、IP、规范、日志、报告与验证数据全程留在企业安全域内。
接入企业本地代码、IP、器件、规范、约束、RTL、验证、问题与交付知识库后，IC Coder 会持续理解团队资产、设计规范和研发流程，越用越贴合、越用越好用。鹏野嘉途科技同时提供私有化部署、工具链适配、知识库建设，以及离线/线下更新维护，把最新稳定版模型、Harness、Skills 与工程能力持续同步到企业内网。欢迎有内网部署、研发数据保护、企业知识沉淀和 FPGA AI 研发平台建设需求的企业联系我们。
我们此处用一个简单案例来展示 IC Coder 调用 Vivado 生成工程以及比特流的全过程：Arty A7-35T PWM 呼吸灯工程。（真实商用案例各位朋友可访问此公众号主页查阅）
工程师只需定义目标，IC Coder 自主调用本机 XSim 与 Vivado，直接交付可继续研发的工程与 Bitstream。
图 5｜在 IC Coder 中提交完整工程需求，任务从自然语言开始。
接到任务后，IC Coder 生成了 RTL、自动自检 TestBench、XDC、Vivado Tcl 和 BAT 入口，随后调用本机工具完成仿真、综合、实现、报告检查和 Bitstream 生成。过程中出现的编译、约束和工具反馈也由 IC Coder 继续读取并处理。
图 6｜IC Coder 自主完成工程文件生成、仿真验证、综合实现、报告分析与 Bitstream，并给出统一完成汇报。
图 7｜IC Coder 已创建可直接打开的 Vivado 2019.1 工程，设计源、约束源和仿真源均已组织完成。
图 8｜工程目录中已经生成 PWM_Led.xpr，用户可以直接双击打开并继续研发。
准备好本地 Vivado 后，在 VS Code 中打开 IC Coder，选择一个新目录或已有工程，用自然语言说明目标与完成标准。IC Coder 完成后，即可直接打开生成好的 .xpr、日志、报告和 .bit，并继续追加设计、验证、分析或硬件调试任务。
图 9｜使用示意：打开 IC Coder，选择新目录或已有工程，用自然语言派活，直接接收完成的 Vivado 工程。
IC Hub（ichub.ai） 已上线官方“FPGA 设计提示词优化助手”Skill。它可以把一句话想法、已有提示词或 Word/PDF 需求整理成可执行、可验证、可交付的 FPGA 工程提示词，再直接交给 IC Coder 推进。
图 10｜IC Hub“FPGA 设计提示词优化助手”可将一句话、草稿提示词或 Word/PDF 需求整理为可执行的 FPGA 工程提示词。
调用 fpga-design-prompt-writer，把下面的 FPGA 想法整理成可直接交给 IC Coder 执行的详细提示词：做一个 QPSK 调制解调模块，输入输出使用 AXI4-Stream，需要自检仿真和波形。
Skill 入口：IC Hub Skill 市场（ichub.ai/skills/fpga-design-prompt-writer）
在 VS Code 中打开现有工程目录，让 IC Coder 先读取 .xpr、RTL、约束、IP、脚本与当前 Design Runs，再告诉它下一步要完成的设计、验证或分析任务。IC Coder 可以从当前状态继续推进，并把结果保留在同一个工程上下文中。
从今天开始，无论准备新建 Vivado 工程，还是继续已有项目，都可以先打开 IC Coder，把任务交给它。工程创建、IP 配置、仿真验证、综合实现、报告分析和 Bitstream 生成，都可以通过自然语言持续推进。
在 VS Code 插件市场直接搜索 IC Coder，点击安装即可开始使用。安装完成后，打开你的 FPGA 工程目录，即可开始第一次本地 Vivado 调用。
图 11｜在 VS Code 插件市场搜索 IC Coder，即可找到并安装官方插件。
完整使用教程：访问 IC Coder 官网 iccoder.com，进入文档中心查看安装、配置、工程接入与功能使用说明。
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