AI 把我出的作业题全做对了，我不敢再给学生打100分
上学期期末，我干了一件有点心虚的事。
我把自己出的那套 Verilog 作业题，从分频器、、FIFO，一直到最后那道，一道一道贴进了大模型的对话框。没有精心设计提示词，就是把题目原文复制粘贴。
全过！有两道它还顺手补上了我题目里没要求的复位逻辑。
那天晚上我在办公室多坐了会儿。担心的倒不是自己下岗。我想到一个更麻烦的问题：如果我出的题目 AI 都能做对，那我用这套题筛出来的"优秀"还能证明什么？我给的那个 100分，学生拿去面试的时候值多少钱？
后来我花两个月把这件事追了一遍，读了几篇硬件代码生成的基准测试论文，也翻了今年的集成电路人才报告，也把去年带的集创赛（题目：LLM辅助的高效FPGA设计，最后获得AMD杯，复盘视频见第六节）的过程复盘了一下。好消息是，AI 的能力边界比朋友圈里传的清晰得多，边界外面的空间也比我以为的大。坏消息是，我们现在教的那部分，基本都在边界里面。
AI 到底能把 Verilog 写到什么程度
"AI 都能写 Verilog 了"这句话每个月都要在群里刷一遍。它是一句需要追问的话：谁说的，在哪测的，测的什么题。
现在引用最多的基准叫 VerilogEval。单个模型在上面大概能到 70% 上下，套上多智能体框架就很好看了，MAGE 报到 95.7%，VerilogCoder 报到 94.2%。流传最广的就是后面这两个数字。
问题出在题目上。VerilogEval 的题目基本都是 100 行以内的单个模块，翻译成我们熟悉的说法，那是一本实验课作业册。
换个基准，数字立刻塌方。英伟达的 Mark Ren 在 2025 年的一次演讲里给过一组对照：同一批系统在 VerilogEval 上通过率 70% 以上，换到更接近真实项目的 CVDP 基准，掉到 10% 到 40%；在最难的 RealBench 类别里，至今没有任何一个 AI 系统解出过哪怕一道题。
还有一篇更值得读的工作，把 32 个模型放到 202 道 Verilog 题上，但评分不看仿真，看综合：面积、延迟、综合警告，一路跑到 Nangate45 工艺下算分。研究者把 195 个综合失败案例做了分类，开源模型和闭源模型的死法完全不同。开源模型经常死得很早，忘了写 module 外壳，或者用了根本不可综合的写法；闭源模型死得晚一点，卡在 elaboration 报错和综合超时上。论文给的解释很朴素：训练语料里，仿真代码远远多于综合级 RTL。
（这篇跑的是 ASIC 综合流程，数字不能直接搬到 FPGA 上。但"仿真能过不代表综合能过，综合能过不代表上板可以跑通"这一条我们只会体会更深，因为后面还压着一道时序收敛。）
三组数据摆在一起，AI 的能力边界就画出来了。它在作业级的题目上已经很能打，在项目级的题目上勉强及格，在工程级的题目上到现在还没有战绩。
▲ 数据口径：VerilogEval 一档下沿为单模型水平、上沿为多智能体系统公开报告的 pass@1；CVDP / RealBench 区间引自英伟达 Mark Ren 2025 年演讲。三档题目规模不同，不能直接横比，此处只用来指示能力随任务真实度的衰减趋势
我心虚的原因就在这张图的最左边。我出的那些题，一道都没跑出第一档。
还有一组数字更难受，而且跟 AI 没关系
《2026 集成电路人才产业白皮书》里有几个数字，摆在一起看非常拧巴。
一边是缺人缺得厉害。国内集成电路整体人才缺口 30 万，高端岗位缺口率超过 40%，预计到 2030 年缺口会扩到 50 万以上。FPGA 这条线更夸张，人才需求年增 50%，高端岗位的空置周期普遍超过 180 天，半年招不到一个合适的人。
另一边是人一点都不少。"集成电路科学与工程"设成一级学科之后，全国已经有 280 所高校开了相关专业，一年招 4.8 万人。
这两个数字对不上，中间卡着第三个数字：65% 的集成电路设计企业反映，应届生最大的短板是工具实操和项目落地能力；只有 38% 的本科毕业生能直接适配设计岗。
白皮书给这个现象起的名字叫"结构性失衡"。说得直白一点就是，普通技术人才早就饱和了，能把事做成的人一才难求。
这句话我读了好几遍，因为供给这一侧站着的就是我们这些当老师的。当然，集成电路科学与工程学科只是用到FPGA的一个代表，还有大量的学科都要用FPGA。
我教的那一段，恰好是 AI 现在最便宜的那一段。这其实不是巧合。实验课的题目本来就是奔着"可批改、可评分、有标准答案"设计出来的，而这三条正好也是 AI 最擅长的那类任务的特征。我们和 AI 优化的是同一个目标函数。
▲ 数据来源：《2026 集成电路人才产业白皮书》公开引述数据
我的学生到底卡在哪
我带过的学生里，有一种焦虑特别典型。
研一进组，学 Verilog，学 Vivado，跑仿真、改约束、等综合。进课题后，把一个算法搬到板子上，跑通了。研三秋招，简历上写着"熟练掌握 Verilog/SystemVerilog，独立完成 PCIe BlockDMA、AS6802同步、可编程解析器设计"。
好不容易进了面试，面试官问的头一个问题是：你这个设计上板了吗，连续跑过多久，出过什么问题。没有真正上板调试的学生是答不上来的。这两年面试更夸张，远程桌面上直接给你一道题目，允许你用AI，看你多久能够把这个题目给完成。
真正让人难受的是这个：三年读下来，他会的东西 AI 也会，而 AI 不会的那些，他压根没机会碰。
我不打算把责任全推给学生。课程设置、考核方式、课题的评价标准，每一样都在把学生往"仿真通过就行"那边推。但话说回来，等着培养方案改完再动手，你已经毕业了。
作业线
我给学生讲这件事的时候，会在黑板上画一条线，叫它作业线。
线以下，是有标准答案、能自动判对错、单个模块就能收工的活。这一段 AI 已经做得比大部分本科生好，而且今年比去年更好，明年只会更便宜。
线以上，是没有标准答案、要跨越多个抽象层、必须和物理世界打交道的活。这一段 AI 现在很弱，而且弱的原因是结构性的：没有人会把上板调试三个月的过程写成训练语料。
学 FPGA 的策略，说穿了就一句话：你所有的时间投入，都应该冲着把自己搬到线以上去。
线画在哪儿其实不重要，重要的是它每年都在往上抬。所以衡量一项技能值不值得投入，别停在"我会不会"，多问一句"AI 会不会，以及它还有多久会"。
线以上的三件事
第一件，从"能跑通"走到"能交付"。
仿真通过只是起点。真正把人筛出来的是后面那一长串：能不能综合，综合完时序收没收敛，跨时钟域有没有老老实实做同步，上板之后连续跑 72 小时会不会挂，环境温度从 25 度升到 60 度还稳不稳。
这一段最好的案例，是一篇公开文章。我们《网络交换FPGA》的公众号，2019 年写过一个 100G 以太网光口的测试实例：VCU118 开发板，接 TestCenter C50 测试仪，跑 Xilinx 官方的 100G Ethernet Subsystem IP 核。
流程本身不稀奇，值钱的是里面那几条踩出来的坑。鉴于当时手头的代码版本，Vivado 必须用 2019.1，因为 2018.2 那一版 IP 核只有 LBUS 总线没有 AXI，数据得拆成四路、每路 128 bit 自己做聚合和分拆；RS-FEC 必须开，不开的话开发板和测试仪连链路都建立不起来；自适应（Auto Negotiation）一勾上，bit 文件就生不出来；License 绑定申请主机的 MAC 地址，试用期一年，换台机器就得重新申请；最后打流，速率只能配到 99G，配满 100% 就丢帧，10G 光口当年也是同一个现象。
这几条里当年没有一条是文档告诉你的。PG203 会告诉你 FEC 这个勾选框在哪儿，不会告诉你不勾它就建立不起链路。它们只存在于一个真的把光纤插上、把测试仪打起来的人的脑子里。
更值得注意的是当时写这篇文章学生的措辞。自适应打不开，他写的是"猜测与 License 文件有关"；丢帧的原因，他写的是"可能是 Xilinx 的 IP 核保护吧"。真实工程就长这样：你很少能拿到一个官方确认的答案，你能拿到的是一套跑得通的配置，外加一个合理的猜测。这种"我知道它能跑，但我说不清为什么"的经验，恰恰是训练语料里最稀缺的东西。
给在校生的具体建议：随便挑一个你已经写完的模块，别停在波形对了，把它综合、布局布线、上板，让它连续跑一整夜，早上来看计数器有没有对上。这一步做过和没做过的人，面试聊五分钟就能听出来。顺便，把这类肯把坑写出来的号关注一批，它们写的东西 AI 学不会——等语料里有了，那已经是三年后的事。
第二件，从"会写模块"走到"会定位问题"。
真实系统坏掉的时候，没有人告诉你是谁坏了。数据传不上去，可能是 RTL 的状态机漏了一个分支，可能是 DMA 描述符写错了，可能是驱动里少了一次 cache 同步，可能是上位机的缓冲区没对齐，也可能是那根 PCIe 延长线信号完整性不过关。
能在这五层之间来回跳、并且拿出证据说"就是这一层的问题"的人，非常少。这种能力也最不容易被 AI 替代，因为它要求的是设计实验：先提出一个能被证伪的假设，再想办法用最小的代价把它证伪或者坐实。生成代码在这里只是顺手的一步。
给在校生的具体建议：找一块 Zynq 或者带 PCIe 的板子，把从比特流到 Linux 应用的完整链路自己走一遍。不用做多复杂的功能，能让 PS 端一个 C 程序读到 PL 端的数据就够了。这条链路一旦在你脑子里连通，你对整个系统的理解会和以前完全不是一个层次。
第三件，从"做出来"走到"做成"。
这一件最难，也最值钱：做出来是技术问题，做成是"这东西真的在客户那里天天跑着，并且他愿意为它付钱"。
中间横着的东西，学校里基本不教。从一句含糊的抱怨里挖出真需求，用时延、吞吐、功耗、成本的对比数据证明你的方案值这个价，在别人的机房里熬夜定位一个只在现场复现的问题。
三件事叠起来，就是下面这张金字塔：第一件对应第 1 层，第二件对应第 2 层，第三件对应第 4 层。
▲ 大多数 FPGA 学生已经站在第 1 层，而 AI 正从下往上抬那条虚线；差距集中在第 2 层和第 4 层
最上面那两层的组合，这两年在市场上有了一个正式的名字。
一场LLM辅助FPGA的竞赛，让我学到了很多
去年我作为指导老师，带胡凯锋同学和李逸凡同学参加嵌入式系统设计竞赛的 FPGA 赛道（AMD 命题式基础赛道），题目是LLM辅助的高效FPGA设计。要知道，在2025年，Harness、LOOP、Agent、Skills等这些概念还没有流行起来，大模型的能力远不及现在，很多现在看起来很简单的事情，在当时都需要手搓。
这场比赛特别的地方是，它把 AI 直接写进了评分表：官方评测里"LLM 辅助优化设计记录"占 20%，提交物里必须交一份提示词 prompts/llm_usage.md，把你和模型的交互过程亮出来。剩下是性能优化效果 40%、功能正确性 30%、工程质量与报告 10%。
赛题是三道 Vitis HLS 算子优化：SHA-256、LZ4 压缩、复数定点 Cholesky 分解。器件是 xc7z020，优化目标只有一个数，T_exec = 估计时钟周期 × 实测延迟周期。资源超一点该题 0 分，csim 或 cosim 跑不过也是 0 分。10 月 18 日出题，11 月 2 日下午 6 点截止。
那个仓库还完整留着。11 天，43 条 commit。下面的话都是从 git log 里直接抄的。
前三天，AI 是真不行。 10 月 23 日他提了两条 commit，message 分别是"失败的提示词"和"优化Estimated失败的提示词"。当晚 8 点 37 分那条，只有四个字：
codex没招了
我很喜欢这四个字，因为它诚实。把题目、代码、报告一股脑塞给模型让它"优化一下"，前三天就是这个结果。
两天后的凌晨，10 月 25 日 01:34，一条 commit 写着"写好脚本；44815.8"。他没去换更强的模型，去写了个 Python 脚本。
脚本叫 do.py，做的事很朴素。Vitis HLS 跑完一轮会吐三个文件：csynth.xml 一千多行、csynth.rpt 五百多行、cosim.rpt 两百多行。do.py 把这一千七百行读进去，只掏出几个数：目标时钟周期、估计时钟周期、时序裕量 slack、cosim 实测的延迟周期、五类资源的用量和占用百分比，再算出 T_exec，写成一个 50 行的 JSON。
这就是"省 token"的全部秘密：AI 每轮原来要啃 1700 行报告约 5000 个 token，现在读 50 行 JSON 约 500 个，降九成。
但省 token 只是副产品。真正的变化是 AI 从此能自己判断这一轮是好了还是坏了。 那 50 行里放什么，是按"做决定需要什么"挑的，不是把报告里有的往外抄：资源直接给百分比，模型不必自己做除法；LZ4 那题还多两个字段，do.py 会把 HLS 输出的 .encoded 用 Python 的 lz4 库解回来跟原文逐字节比，不一致就写"首个差异字节偏移=1234"，而且因为 HLS 输出可能带自定义头，它准备了四种策略轮着试（整文件解、跳 4 字节、跳 6 字节、拿前 4 字节当原始长度）。这段逻辑模型自己写不出来，但它只要看见 "lossless": true 就够了。
配套一份 CodexRead.md 把红线写死：角色是"LZ4 执行时间优化工程师"，唯一目标是降 T_exec，只准改 L1/include/hw/ 下的头文件、接口一个字不许动，器件 xc7z020 没有 URAM，出现时序违例 / T_exec 上升 / 压缩比掉 / 功能异常任意一条立刻 git reset --hard HEAD^。里面还有一条是学生自己加的，我看到时笑了一下：
提倡使用资源换取 T_exec 的下降。
于是循环闭上了。
▲ 左边是这个项目实际跑的一轮迭代，右边三组数字分别取自项目文档、git 提交时间戳和板上 benchmark
脚本到位之后，速度变成这样。10 月 27 日 17:12 那条 commit 记着"estimated=11.969，T_exec=28354.561，slack=-0.269"，时序违例。接着 17:26、17:35、17:41、18:29 四条：27042.135、22140.145、18348.8、17741.188。77 分钟，5 轮，降 37%。这 77 分钟里人只做两件事：看一眼 JSON，敲一句"继续"或"回退"。
整个仓库的 commit message 基本都是这种裸数字：31278.52、29891.264、5898.107、5844.244、5793.552、5565.024……他把性能数字当版本号用了。这习惯看着随意，其实很好使。git log 一拉，整条优化曲线摆在眼前，哪步走错一眼就看见。比如 10 月 28 日 00:12 那条"时钟为6；27969.108"，就是时钟改激进了、结果从 17741 涨回 27969 的现场。
而最说明问题的是这一条：
10-28 23:34 12551.836但不扣五分
上一条是 12152.096，比它快 3.3%。他退回了慢的那版。因为快的那版时序违例，按规则要扣分。三道题最终交上去的 slack 是 0.022、0.026、0.006 纳秒，压着违例线过的，再快一点扣分，再慢一点白扔性能。
这个决定 AI 做不了。它手上的目标函数是 T_exec，越小越好；而"T_exec 小 3% 不值那 10 分"是对规则的理解，得读完评分细则才有。这就是作业线以上的活。
决赛换成了视频。要在 PYNQ-Z2 上做一套图像 ISP，四种场景模式（夜景、逆光修复、图文增强、风景），软件跑一版当黄金参考，硬件跑一版从 HDMI 打到屏幕上，Jupyter 里拉滑条实时改参数。
板上实测的数字：同一套 ISP，ARM 纯软件 0.7 fps、一帧 1400 毫秒；搬到 PL 上 30 fps 左右、一帧 33 毫秒，41 到 44 倍。ARM 的 CPU 占用从 70% 掉到 38%。整个 overlay 吃掉 33.7% 的 LUT 和 53.2% 的 DSP。
这一轮的工作流比初赛更成型：prompts/ 和 reports/ 两个目录严格编号配对，1.资料收集.md 对 1_资料收集_summary.md，4. HLS 自动执行与结果归档.md 对 4_..._run_summary.md。HDMI 那条链走了 4 轮，ISP 核走了 8 轮。提示词进去，报告出来，编号一对，中间干了什么永久留在仓库里。
这规矩是被坑出来的。复盘文档里有条教训写得很直白：
对 AI 助手要"小口饲养"。
之前他让 Codex 一口气干完：改 Block Design、改时钟、生成两百多个 IP、综合、实现、出比特流，终端直接卡死在 bitgen 里，坏了也不知道坏在哪一步。后来改成一轮只干一件，这轮只建工程，下轮只跑综合，再下轮只跑实现出比特流，每轮各自留报告。
决赛真正难的地方，一件都不在 AI 能碰的范围内。 导出的 .hwh 是个 ZIP 容器，PYNQ 按 UTF-8 文本 XML 读，直接 UnicodeDecodeError；VDMA 的 VSIZE、HSIZE、STRIDE、帧地址全是 0，驱动没认出控制口；writeframe() 写完寄存器就卡在等帧完成中断里出不来；屏幕一直黑着。这些不在任何手册里，也不在模型的语料里。最后是对着 DMASR 的错误位一位一位查、对着官方 base 工程的拓扑一级一级比，才挪回正轨的。
两轮下来，真正有用的东西就三个零件：一份写死红线的角色文件，一个把工具输出压成 JSON 的脚本，一个能一键回退的 git。加起来不到两百行。
它的一般形态可以套到任何一条链上：复杂工具吐报告 → 脚本压成结构化 JSON → AI 读 JSON 做决策 → 版本控制兜底。把 vitis_hls 换成 Vivado、Design Compiler、perf 甚至训练日志，这条链照样成立。一句话总结，把你要做的事情变成一件可以让AI不断重复的事情，一直重复！
把你要做的事情变成一件可以让AI不断重复的事情。
回头看，胡凯锋在这两轮里干的活正好是金字塔最上面两层：他没写多少 RTL，他定目标、搭流水线、判断该不该保留、最后签字交卷。而这两层的组合，这两年在市场上有了一个正式的名字。
下面附上胡凯锋同学的详细介绍，希望能够帮助大家：
有个岗位，正好在等这种人
它叫 FDE，Forward Deployed Engineer，前沿部署工程师。
这个岗位不是新发明。两千年代 Palantir 服务情报机构的时候就发现，卖标准化软件根本没用。客户的数据是碎的，流程是乱的，需求连客户自己都说不清。它的解法是把工程师派进客户现场，不写通用产品，就在客户的环境里理解业务、整合数据、现场开发，直到系统真的跑起来。
二十多年后，整个 AI 行业撞上了同一堵墙。麻省理工 NANDA 项目那份被引爆的报告里说，企业在生成式 AI 上砸了三四百亿美元，95% 的项目没有产生可衡量的财务回报。这个数字后来被媒体简化成"95% 的 AI 项目失败了"，其实原文的口径要窄得多：它统计的是 300 个案例里"没有可衡量的损益影响"的比例，不等于技术上跑不通。但即便按原文的窄口径读，指向也是一致的，模型能力不是瓶颈，落地才是。
于是招聘数据变成了这样。据 Indeed 的公开数据，2025 年 4 月平台上 FDE 岗位只有 643 个，到 2026 年 4 月涨到 5330 个，同比 729%。2026 年 5 月，OpenAI 成立了独立的部署公司，还收购了一家驻场咨询公司，一次性补进约 150 名前线部署工程师；Anthropic 同期宣布了超十亿美元的合资公司，专门把工程师嵌进金融客户内部；谷歌云 CEO 直接在领英上公开招人，内部放出一千五百多个 AI 落地相关岗位。国内也在跟，上海已经把 FDE 列进了新型技术人才培育的名单。
看到"驻场""客户现场""技术支持"这几个词，硬件圈的同学应该已经反应过来了：这不就是 FAE 吗。
像，但差着关键的一步。
FAE 对自家产品的问题负责，FDE 对客户的业务结果负责；FAE 交的是参考设计和调试支持，FDE 交的是能跑的完整系统；FAE 回答"我们芯片没问题"，FDE 得回答"那这个方案为什么还是不行"。一句话，FAE 修问题，FDE 扛结果。
这话不是贬低 FAE。在所有岗位里 FAE 离 FDE 最近，同样的客户现场，同样的技术栈，差的就是往前再走一步。
而 FPGA 这个行业，天生就是这种模式的土壤。数据中心加速卡和智能网卡的部署从来都是深度驻场；边缘 AI 落地要把客户的模型量化、压缩、映射到具体的器件上；国产替代大潮下，安路、紫光同创、复旦微们对客户 design-in 的扶持深度，早就超过了当年海外大厂的 FAE 模式。
那么这种人配上 AI，能干成什么样？今年 8 月的一场公开直播里，做 FPGA 研发 Agent 平台的 IC Coder（鹏野嘉途）拆了一个工业相机项目：传统做法 5 个人 60 天，用他们的 Agent 是 2 个人 3 天。这个数字是厂商自己在直播里报的，没有第三方复核，打个折听。
但就算打对折，这个案例里最该盯住的数字是"2 人"。
AI 没把人数干到零，干到了 2。而这 2 个人手上的活已经换了：敲 RTL 那一段不用他们了，他们要做的是把需求说清楚、判断 Agent 交出来的东西对不对、盯着它在板子上真的跑通、最后签字负责。Agent 吃掉的正好是作业线以下那一层，它把这 2 个人整个顶到了线以上。
更值得看的是它怎么做到的。按官方说法，IC Coder 是一个 FPGA 领域专用微调模型，配上一套能调用本机 Vivado 的执行框架，它的 Agent 会读 VCD 波形、解析 EDA 工具的日志，然后自己迭代到出比特流。这条路子恰好对上了前面那篇论文的结论：模型死在综合环节，是因为语料里综合级 RTL 太少。那就别指望模型自己变聪明，把综合器、仿真器、日志、波形全接进循环，让工具替你给它判分。
AMD 官方走的是同一条路。2026 年 FPGA Horizons US East 大会上，它放出了一个让 AI 能查官方文档的 MCP 服务，加一批把常见 FPGA/SoC 任务写成操作流程的 agent skills，据现场介绍连免费的 ML Standard 授权都能用；官方的 Vivado AI 助手插件也已经配 Vivado 2025.2 上线。金字塔第 5 层那个"AI 杠杆"，工具厂商正在替你造。
所以那 2 个人到底是什么人？他们对交付结果负责，拿 AI 当杠杆，3 天出活。这就是 FPGA 行业 FDE 的雏形。还有个细节对在校生特别有意思：IC Coder 创始人是全国大学生集成电路创新创业大赛的一等奖出身，产品现在成了安路科技"大学计划"的生态合作伙伴。后面我会劝你去打几个真做交付的比赛，这就是理由之一。
而全球 FPGA 市场预计从 2025 年的 117 亿美元长到 2030 年的 193 亿美元，年复合 10.5%。市场在涨，能把 FPGA 真正落进客户业务里的人，比会写 RTL 的人稀缺得多。
一份 1996 年的清单，今天成了招聘要求
写到这儿，我想起中科大那边转过一篇老文章，题目叫《别浪费了你的高学历》。里面引了美国科学院 1996 年出的一本小册子，专门列了做科研、做工程该培养哪些能力。
那份清单我摘几条，你边看边对照上面说的三件事：
分辨什么重要、什么不重要的能力。
从观察和实验数据里推出结论的能力。
能提出一个解释性的假设，并且设计出关键实验去检验它。
用图表把想法讲清楚的能力。
把事情坚持到完成的能力。客观地自我批评的能力。
这是三十年前写给研究生的，今天把它整段贴进招聘系统，看起来就像一份正经的岗位要求。
回头再看那篇 100G 测试文章：作者做的正是"提出假设、设计实验、从数据推结论"——换 Vivado 版本是一次实验，开关 FEC 是一次实验，把速率从 100% 降到 99% 又是一次实验。他没有官方答案，他是靠这份清单上的能力，一步步把一个能跑的配置逼出来的。
这几条能力和 AI 的关系也很有意思。AI 可以一口气给你二十个假设，但它不知道哪一个值得先验；AI 能生成抓波形的脚本，但决定该抓哪根信号、在哪个时刻触发的还是你；AI 能把结论写成一段漂亮的话，可这个结论到底站不站得住，得由那个亲手做过实验的人来担保。
那篇老文章里还有一句我很认同的话：读硕士博士，最重要的收获是四样东西——思维的层次和方式、独立思考的能力、学习的能力、沟通的能力。至于会不会做科研，反倒排在后面。这四样，正好是作业线以上的通用底座。
▲ 左列摘译自美国科学院 1996 年《Careers in Science and Technology》中"成功职业生涯所需能力"清单，右列为 FDE 岗位公开描述中的高频要求，对照关系为作者归纳
所以"别浪费了你的高学历"这句话，放到 2026 年可以翻译得更具体：你这几年真正该带走的，不是 Verilog 语法，是那份清单。
语法 AI 免费送，清单它送不了。
那现在该做什么
给几条具体的，不用全做，挑两条今天就能开始。
如果你是本科生，第一年把数字电路和计算机体系结构学扎实，这两门是地基，也是毕业后唯一补不回来的部分。别急着背 Verilog 语法，那部分现在真的很便宜。找一块开发板做一个会持续运行的东西，比如一个跑一整夜的数据采集器；功能不用炫，重点是它能不能不崩。再参加一次有真实交付要求的比赛，集创赛、电赛、企业联合课题都行，只要它逼你把东西做到能给别人用。
如果你是研究生，尽早把系统链路打通，嵌入式 Linux、设备驱动、DMA、Python 这一套，目标是能独立交端到端的 PoC。给自己的课题加两条学校不要求的验收标准：连续运行 24 小时不出错，以及在真实数据上跑通。主动争取一次横向课题的对接机会，哪怕只是去客户那边开个会，你会第一次听到需求原本的样子有多含糊。还有一条最被低估的：找机会讲一次，把你的工作对着非同行讲明白。
不管哪个阶段，养成一个习惯：每次踩坑之后，把"现象、猜测、验证方法、最后怎么解决的"写下来。这既是那份 1996 清单上"用图表把想法讲清楚"的日常训练，也是你三年后简历上唯一别人抄不走的东西。
AI 工具要用，而且要早用、狠用，但用法很关键：把它省下来的时间投给系统理解和现场经验，别拿它去省你本该自己走一遍的那条链路。真正会把你甩开的，是同班那个已经把 AI 用顺手、还比你多上过三次板的同学。
这份清单不用今天做完。存下来，三个月后拿出来对一次，看看划掉了几条。
最后说几句
回到开头那个让我心虚的问题：AI 都能写 Verilog 了，学 FPGA 还有前途吗？
有，但"有前途"的定义变了。写代码这件事在快速贬值，同时有两件事在快速升值：发现真问题的能力，和把系统跑进真实世界的能力。这恰好是 FPGA 这一行过去二十年一直在做、却一直没被好好定价的东西，现在市场终于开始为它付钱了。
作为老师，我这边也得动。下学期这门课我打算改一次：实验题分成两半，前一半明确允许用 AI，甚至鼓励用，但要额外交一份"AI 在哪里做错了、我怎么发现的"报告；后一半必须上板，必须交连续运行 24 小时的日志。学期末我把两边的成绩分布和踩坑清单整理出来，发在这儿。
那时候大概能验证一件事：作业线以上的那部分，到底能不能教。
评论区想听你说一句实话：你手上那块开发板，最近一次上电是什么时候？
如果这篇对你有用，转给实验室那个正在纠结要不要转码的同学。
参考来源
一手材料（本文第六节全部数据来源）
0. 2025 年嵌入式系统设计竞赛 FPGA 赛道（AMD 命题式基础赛道）初赛与决赛工程，指导教师本人留存。
初赛：仓库 43 条 commit（2025-10-22 至 11-02，含"失败的提示词""codex没招了""12551.836但不扣五分"等原始 message）；经验.md/do.md/mcp.md三份流程复盘；三题output.json终值 T_exec 12551.836 / 5661.772 / 5513.496 ns，
slack 0.022 / 0.026 / 0.006 ns；do.py与CodexRead.md原文；token 口径（1700 行≈5000 → 50 行≈500）出自do.md。
决赛：video_speed_benchmark.csv（0.7 fps → 30 fps，加速 40.97~43.80×）、cpu_usage_benchmark.csv（70% → 38%）、资源情况.md（overlay LUT 33.71% / DSP 53.18%）、上个项目的经验总结.md（.hwh / VDMA / writeframe 三坑与"小口饲养"）、prompts/与reports/编号配对的 12 轮任务记录（hdmi_out 4 轮 + isp_hw_core 8 轮）。
赛制口径（LLM 记录占 20%、性能 40%、正确性 30%、工程与报告 10%）出自初赛手册README.md。
公开来源
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