近年来，随着人工智能、边缘计算、高性能网络和异构计算的快速发展，FPGA 已经从传统数字逻辑设计平台，逐渐演变为 AI 加速、数据中心、航空航天、国防和工业控制等领域的重要计算平台。然而，相比软件行业丰富的技术媒体和社区，专注 FPGA 技术本身、面向工程师的专业出版物却一直比较稀缺。

近日，由 FPGA Horizons 推出的全新技术期刊《FPGA Horizons Journal》正式发布，这也是目前少见的一本专门围绕 FPGA 技术、工程实践以及产业趋势打造的专业杂志。

一本专门属于 FPGA 工程师的技术杂志

FPGA Horizons 最初是一项由英国 Adiuvo Events 发起的 FPGA 技术社区活动，组织者正是 FPGA 圈非常熟悉的 Adam Taylor（详细介绍：）。

除了举办 FPGA Horizons 技术大会之外，他们还推出了这本 FPGA Horizons Journal，希望把行业最新的发展、工程案例和前沿研究整理成一本真正适合 FPGA 工程师阅读的期刊。

官方对于期刊的定位十分明确：

围绕 FPGA、硬件加速、高性能计算、嵌入式系统以及 AI FPGA 应用，分享最新研究成果、产业创新以及真实工程实践，为 FPGA 工程师、系统架构师、管理者和采购人员提供一个了解可重构计算发展趋势的平台。

与传统学术论文不同，《FPGA Horizons Journal》更偏向于工程实践与产业应用，既有来自企业的设计经验，也有高校和研究机构的技术分享。

免费阅读，还可以下载 PDF

对于工程师来说，一个比较友好的地方在于：

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官方采用 Issuu 平台托管数字版，同时也提供 PDF 下载，非常适合离线学习和收藏。

首期期刊有哪些值得关注的内容？

2025 年 10 月发布的 Issue 1 共收录了多篇来自行业专家的文章，内容覆盖 FPGA 在航天、SoC、网络、高速设计以及工程实践中的多个热点方向。

1、6 页行业动态综述

开篇是最一段时间的行业动态综素，简单总结如下：

AMD 更新 Kria 入门开发套件，边缘 AI 视觉性能全面升级

Kria KV260 视觉 AI 套件是 AMD 销量最高的 Zynq UltraScale+ MPSoC 开发平台，本次迭代保留原有稳定硬件，新增自动对焦模块，大幅优化机器视觉、边缘 AI 开发体验。套件由 Trenz 电子联合打造，Samtec 提供配套高速连接器，兼顾易用性、丰富外设与拓展空间。

友晶发布 Atum A3 Nano 开发板（英特尔 Agilex 3 平台）

搭载英特尔旗舰 Agilex 3 FPGA（135K 逻辑单元），板载 64MB 同步动态内存、Type-C 接口 USB-Blaster III 下载器、HDMI 输出、千兆网口、MicroSD 存储卡，整机尺寸仅 85mm×70mm，体积紧凑、算力强劲。

EPIC Erebus FPGA 开发板登陆 Crowd Supply 平台

SecureHardware 推出便携 M.2 规格 ECP5 FPGA 小板，专为 PCIe 底层研究、DMA 攻击测试设计，小巧易用。微芯扩充宇航级 FPGA 产品线

全新 RT PolarFire 器件完成航天资质认证，同步推出配套 SoC 芯片。器件采用非易失配置工艺，可免疫辐射造成的配置位翻转，无需额外抗辐射防护电路，降低系统复杂度与整机成本。
莱迪思拓展低功耗小型 FPGA 系列

新增高 IO 密度、硬件安全型号，覆盖多种封装规格。适配低功耗、小尺寸、高 3.3V IO、加密需求场景，面向轻量化 AI、工业控制、通信、服务器、车载电子。

tinyVision.ai 推出第二代 pico2-ice 开发板

树莓派 2350 规格小板，搭载莱迪思 iCE40UP5K FPGA，低成本、体积小巧。

Hackster 平台上线 “Hackster 对话” 栏目

首期对话嘉宾为微芯半导体行业专家。

瑞萨 ForgeFPGA 低密度 FPGA

人人可用的低成本超低功耗 FPGA

同密度下最低待机功耗

市场极具竞争力定价

“仿真明明能跑通”—— 功能验证的陷阱与价值

你一定遇到过这种场景：RTL 代码编写完成、测试平台搭建完毕，仿真工程编译通过，鼠标悬停在 “运行” 按钮上。只需一键启动仿真，问题却接踵而至：日志报未初始化信号错误、握手协议冲突、复位时序错乱、功能覆盖率缺失，或是各类预料之外的故障。你绝非个例。

作者在后面分析了三种诱因及相关解决方案，有兴趣可以试读。

2、FPGA 内部嵌入式处理器设计

随着 Zynq、Versal、PolarFire SoC 等器件越来越普及，FPGA 已经不只是 RTL 设计平台，而是完整的异构计算平台。

本篇文章重点讨论：

ARM + FPGA 协同架构
软件与硬件分工
Linux 与裸机系统设计
SoC 平台开发流程

对于正在开发：

Zynq
Zynq UltraScale+
Versal ACAP
PolarFire SoC

等平台的开发者来说，这部分内容具有很强的实践意义。

3、从时序混乱到设计清晰：跨时钟域（CDC）标准化设计方法

随着 ASIC 和 FPGA 设计规模不断扩大，多时钟域已经成为主流设计形态，跨时钟域（CDC）问题也成为影响芯片可靠性的关键因素。同步时钟与异步时钟需要区别对待，其中异步时钟之间由于不存在固定相位关系，无法依赖传统静态时序分析（STA）保证正确性，因此必须通过专门的 CDC 分析工具进行检查。

CDC 的核心风险来自亚稳态。当异步信号在寄存器建立/保持时间窗口内发生变化时，寄存器可能进入亚稳态，导致后续逻辑产生随机且难以复现的错误。相比 STA 默认假设所有时钟同步，CDC 工具会重点检查异步时钟域之间是否采用了正确的同步机制，包括片内信号、外部 I/O 及时钟、复位等路径。

在工程实践中，通常先建立时钟交互图，明确各时钟域之间的关系，再针对不同类型的跨域信号选择合适的同步方案。单比特控制信号一般采用两级寄存器同步；多比特总线则通过握手协议、异步 FIFO 或格雷码等方式进行跨域传输，避免数据不一致。此外，还需要关注多路径收敛、第三方 IP 黑盒等容易被忽略的 CDC 风险。

最后，CDC 问题越早发现、修复成本越低。由于同步电路会引入额外延迟，如果等到流片或布局布线后再处理，往往需要大范围修改设计。因此，建议在 RTL 开发阶段就开展 CDC 静态分析，并结合时钟可视化、RTL 规则检查等工具进行持续验证，从源头降低后期调试和芯片改版风险。

4、欧空局彗星拦截器：模块化红外分子冰层传感器（MIRMIS）

这是首期最吸引人的文章之一。

欧洲航天局（ESA）的 Comet Interceptor（彗星拦截者）计划，希望首次飞往一颗此前从未被观测过的新彗星进行近距离探测。

对于这样的航天任务来说：

系统必须具备极高可靠性
功耗受到严格限制
发射之后几乎无法维护
数据处理需要实时完成

文章介绍了 FPGA 在航天系统中的优势，包括：

并行实时处理能力
可重构架构
高可靠性
对传感器数据的高速处理能力

同时还讨论了航天 FPGA 在抗辐射设计方面所面临的挑战。

对于关注 Space FPGA、Microchip RTG4、AMD/Xilinx Space Grade FPGA 等方向的工程师，这篇文章具有很高的参考价值。

5、UVVM 验证方法论：更快、更高质量的 FPGA 验证

2024 年《Wilson Verification Survey》显示，FPGA 项目近一半开发工时投入到验证环节，其中大量时间消耗在待测设计（DUT）和测试平台调试上。作为一套开源的 VHDL 验证方法学，UVVM 已被全球约 27% 的 FPGA 工程师和绝大多数 VHDL 开发者采用，并持续与欧洲航天领域合作迭代，为 VHDL 项目提供成熟的验证框架。

UVVM 提供统一的基础验证工具库，包括日志记录、告警管理、随机激励、时序等待、结果校验等常用功能，可快速搭建规范化测试平台，提升测试代码的可读性、可维护性和可复用性，同时通过详细日志帮助开发者快速定位问题。

针对不同规模的设计，UVVM 提供两种典型验证方式。对于简单模块，可使用总线功能模型（BFM）快速完成寄存器读写和接口验证；对于包含 AXI、UART 等多接口的复杂系统，则推荐采用 VHDL Verification Component（VVC）架构，将验证任务异步分发到多个验证组件，实现多接口并行测试、时序偏移控制以及自动协议校验，更容易发现复杂时序问题。

总体来看，UVVM 能够在 RTL 验证阶段建立标准化、可扩展的验证流程。小型设计使用基础工具库与 BFM 即可满足需求，而中大型、高速接口及安全关键项目采用 VVC 架构能够显著降低验证复杂度，减少调试时间，提高验证效率和设计质量。

6、大语言模型加速 FPGA 设计：5G 峰值检测算法案例

传统 Verilog/VHDL 或 HLS 开发复杂算法往往需要较长的开发周期和丰富的硬件设计经验。本文以 5G 小区搜索中的 PSS 峰值检测（Peak Picker）为例，展示了利用大语言模型（LLM）辅助 HLS 优化的完整流程，并验证了 AI 在硬件设计中的实际价值。

整个优化过程分为三个阶段：首先优化存储架构，将二维数组改为 AXI-Stream 数据流和双端口 BRAM，大幅降低资源占用；随后重构算法，引入寄存器滑动窗口和数组全分区，减少存储访问开销；最后将关键参数编译时常量化，消除运行时计算，使整体延迟显著下降。经过多轮迭代，最终设计相比基线实现实现了约 18 倍的延迟优化、95% 的 LUT 节省以及约 38% 的主频提升。