一个来自真实客户商用研发场景的复杂脉冲雷达接收前端 FPGA 子系统任务。IC Coder 在约 4 小时内完成需求理解、架构设计、12 个 RTL 模块、TestBench、编译修复、仿真定位与交付物整理，最终输出可复核的 PASS 日志和 VCD 波形。
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这不是一次简单的代码生成演示。任务同时包含 SPI 配置平面、复数定点信号链、NCO、CIC 抽取、PRI 脉冲门控、跨 PRI 相参累积、功率计算、峰值搜索、中断与结果回读，并要求数据、valid、帧号和控制状态在长流水线中保持一致。
从运行日志的首条任务输入到最终交付总结，IC Coder 的实测执行时间为 3 小时 59 分 07 秒。过程中，人工主要完成一次详细需求输入和一次继续确认，架构拆解、模块生成、编译修复、仿真执行、VCD 定位和结果整理均由 IC Coder 长程推进。
估算口径：按同类中等偏难雷达接收前端工程的常规推进节奏，需求与架构约 1 个工作日、模块 RTL 约 2 个工作日、集成联调与 TestBench/仿真约 2 个工作日，由 2 名 FPGA 工程师协同推进。实际投入会随既有代码、验证环境和硬件条件变化。
更值得关注的是，这约 4 小时并非只生成某一个 RTL 模块，而是覆盖了 需求理解、架构拆解、12 个 RTL 模块、TestBench、编译修复、仿真定位和交付整理。下面的提效总览图将把常规路径与 IC Coder 路径放在同一视图中，便于快速理解效率提升来自哪些环节。
图 1：同类工程常规推进路径与 IC Coder 长程自主执行路径对比。
图 2：从完整任务输入到仿真波形，IC Coder 持续推进同一复杂雷达接收前端工程。
脉冲雷达接收前端处于控制、实时数据流与定点 DSP 的交叉区域。工程难点不在某一个算法模块，而在于多个模块必须在明确接口、严格时序和资源约束下协同工作，并能够被 MCU 配置、被 TestBench 验证、被波形复核。
● 控制面复杂：MCU 通过 SPI 写入 NCO 频控字、抽取率、门控窗口、累积次数和检测阈值，并读取检测结果、峰值、帧号和 IRQ 状态。
● 数据面连续：16bit signed Q1.15 I/Q 数据依次经过 NCO、复数混频、CIC 抽取、门控、相参累积、功率计算和峰值搜索，任一 valid 错位都会破坏结果。
● 时间关系严格：每个 PRI 由 pri_sync 开始，门控窗口需按抽取后的距离单元工作，相同 range_bin 还要跨多个 PRI 对齐累积。
● 数值设计敏感：Q1.15 乘法、32bit 相参累积和 48bit 功率值涉及位宽增长、符号扩展、舍入截位和流水线延迟。
● 工程闭环要求高：不仅要生成可综合 RTL，还要完成模块边界、寄存器映射、复位/CDC、TestBench、自检日志、VCD 波形和交付文档。
这类任务更能检验 AI 是否真正进入 FPGA 工程流程：只有把需求、架构、RTL、编译、仿真和结果证据串成闭环，才能形成可继续综合、约束和板级联调的工程起点。
IC Coder 的核心由 IC Coder 自研 FPGA 专用模型与 IC Coder 智能体工作流组成。模型负责理解 Verilog/SystemVerilog、数字电路、定点 DSP、接口协议、工程规范和验证反馈；智能体负责拆解任务、调用工具、读写项目、运行编译与仿真，并根据日志和波形持续修复。
在真实项目中，输入往往不只有一段文字。IC Coder 模型具备多模态资料理解能力，可读取图片、Word、PDF 等常见格式文档，将论文、规范、接口说明、已有代码和测试结果纳入同一工程上下文。对于本案例，核心输入是一份完整工程提示词，后续执行则围绕真实工程目录和仿真反馈持续展开。
模型负责理解。理解雷达接收链、Q1.15 定点数、PRI/range_bin 关系、SPI 寄存器和资源约束。
智能体负责执行。形成架构工件、逐个生成模块、组织 TestBench、运行编译仿真并维护待办状态。
验证反馈驱动迭代。不以“代码已经生成”为终点，而是读取错误、日志和 VCD，持续定位时序与数据链问题。
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高质量 FPGA 交付依赖清晰的工程输入。下面保留本次案例的完整初始提示词，便于 FPGA 团队参考。提示词不仅描述功能，还明确接口、数据格式、算法链路、状态约束、目标器件和验证要求。
任务背景
设计 Verilog 项目，该项目功能为“MCU 配置的脉冲雷达接收前端 FPGA 子系统”。MCU 负责配置工作模式、脉冲门控、NCO 频率、抽取率、累积次数和触发阈值；FPGA 负责 I/Q ADC 数据接收、数字下变频、抽取滤波、脉冲门控、相参累积、峰值搜索和结果上报。该案例重点展示 IC Coder 对雷达接收链、MCU+FPGA 协同、定点 DSP、帧同步、状态机和仿真波形验证的能力。
编码规约
1MCU 接口采用 SPI slave，支持 8bit 地址、32bit 数据寄存器读写；
2ADC 输入为复数 I/Q 数据，I、Q 均为 16bit signed Q1.15，接口包含 adc_valid、adc_i、adc_q；
3外部输入 pri_sync 表示每个脉冲重复周期开始；
4MCU 可配置寄存器包括 enable、nco_fcw、decim_rate、gate_start、gate_len、coherent_accum_num、threshold、clear_status；
5FPGA 内部包含 NCO、复数混频、CIC 抽取、脉冲门控、相参累积、功率计算、峰值搜索模块；
6NCO 相位累加器 32bit，sin/cos 输出 Q1.15；
7CIC 抽取率支持 4/8/16，级数固定为 3 级；
8脉冲门控以 pri_sync 为起点，在 gate_start 到 gate_start+gate_len 范围内允许数据进入累积模块；
9相参累积对连续 coherent_accum_num 个 PRI 中相同 range_bin 的 I/Q 数据累加；
10累积结果实部、虚部使用 32bit signed；
11功率计算采用 I*I + Q*Q，输出 48bit unsigned；
12峰值搜索输出 peak_bin、peak_power、detect_flag；
13当 detect_flag 有效时置 irq，MCU 可读取 result_valid、peak_bin、peak_power、frame_id；
14连续 PRI 输入时不得丢失 frame_id，复位后第 0 个 PRI 必须被正确处理；
15所有关键流水线 valid 信号必须和数据对齐；
16FPGA 型号 Xilinx XC7VX690T，缓存优先使用 BRAM，乘法优先映射 DSP48E1；
交付目标
生成 Verilog 代码、TestBench 和仿真脚本。TestBench 中 MCU 侧通过 SPI 配置 NCO、门控窗口、累积次数和阈值；ADC 侧输入多个 PRI 的 I/Q 测试数据，其中某个 range_bin 注入固定幅度目标回波。验证门控窗口、相参累积、峰值搜索、detect_flag、irq 和 MCU 读取结果。仿真结束时打印 PASS 或 FAIL，并生成 VCD 波形文件。波形中需要能清晰观察 pri_sync、gate_active、nco_phase、mix_i、mix_q、decim_valid、range_bin、accum_i、accum_q、peak_bin、peak_power、detect_flag、irq。
图 3：IC Coder 读取完整工程任务后，首先完成需求归一化，再进入架构、RTL、TestBench 与仿真流程。
IC Coder 没有直接进入顶层代码堆叠，而是先形成接口契约、模块划分、连接矩阵、复位与 CDC 策略、风险清单和交接说明。日志显示，需求梳理完成后进入架构阶段，并一次性产出 7 个架构工件。
● 配置路径：SPI slave 接收 8bit 地址与 32bit 数据，reg_file 形成读写寄存器和只读结果寄存器。
● 实时数据路径：ADC I/Q 与 NCO 本振并行进入复数混频 → 3 级 CIC 抽取 → PRI 门控 → BRAM 双缓冲相参累积 → 功率计算 → 峰值搜索。
● 结果路径：峰值与检测结果进入寄存器文件，detect_flag 置位 IRQ，MCU 可读取 result_valid、peak_bin、peak_power 与 frame_id。
● 时钟与复位：主数据链工作在系统时钟域，复位采用异步拉低、同步释放；pri_sync 经同步与边沿检测后形成单周期脉冲。
● 资源策略：NCO 查表和相参累积缓存面向 BRAM 组织，定点乘法面向 DSP48E1 映射。
从系统视角看，这是一条由 MCU 参数驱动的实时雷达接收链：控制面负责配置与结果回读，数据面负责连续 I/Q 处理，pri_sync、门控窗口、range_bin、跨 PRI 累积和结果中断共同把一次目标回波从 ADC 输入推进到 MCU 可读取的峰值结果。
图 4：MCU 通过 SPI 配置控制面，FPGA 完成 DDC、抽取、门控、相参累积、功率计算与峰值搜索。
架构文档将地址空间落实到 RTL：0x00～0x18 用于 enable、NCO、抽取、门控、累积与阈值配置；0x20～0x34 用于结果有效、峰值、帧号和 IRQ 状态读取。控制面与数据面因此可以独立演进，也便于 MCU 软件联调。
rtl/reg_file.v｜SPI 寄存器读路径（项目源码节选）
图 5：完成架构工件后，IC Coder 按模块顺序进入 RTL 生成，并持续读取接口契约与行为规范。
最终工程形成 12 个功能 RTL 文件：顶层、SPI 从机、寄存器文件、NCO、复数混频器、CIC 抽取、脉冲门控、相参累积、功率计算、峰值搜索、IRQ 控制和帧号控制。模块边界与提示词中的职责逐项对应。
top.v：完成复位同步、pri_sync 边沿检测、模块例化与关键流水线结束信号对齐。
spi_slave.v + reg_file.v：形成 MCU 配置入口和结果回读通道。
nco.v + mixer.v + cic_decim.v：构成数字下变频与抽取滤波主链路。
pulse_gate.v + coherent_accum.v：按 PRI 门控距离单元，并跨多个 PRI 对同一 range_bin 相参累积。
power_calc.v + peak_search.v：计算 48bit 功率并锁存峰值、门限结果。
irq_ctrl.v + frame_id_ctrl.v：向 MCU 提供可保持中断和连续帧号。
模块清单背后是一条持续推进的工程状态链。人工完成初始任务输入后，IC Coder 依次完成需求归一化、架构工件、RTL、TestBench、编译修复、仿真调试和交付汇总；过程中仅在阶段边界接收一次继续确认。
图 6：IC Coder 将复杂任务拆解为连续工程阶段，并在约 4 小时内自主推进至可复核交付。
图 7：交付目录包含架构文档、行为规范、RTL、TestBench、仿真脚本、日志与 VCD 波形。
判断 RTL 质量，不能只看模块是否存在，还要看定点格式、流水线、复位、valid 对齐、RAM 结构和结果保持是否清楚。下面选取本次项目中的关键片段，展示 IC Coder 如何把工程约束落到代码。
mixer 先完成四个 16×16 signed 乘法，再按复数混频关系做加减，结果保持 Q2.30；后续加入半 LSB 完成舍入并截取回 Q1.15。输入对齐级、乘法级、加减级和输出量化级共同构成连续处理链。
rtl/mixer.v｜复数乘法与 valid 流水（项目源码节选）
coherent_accum 使用两组 1024 深度、32bit signed I/Q RAM 组织读改写和结果输出。完成设定 PRI 次数后切换活动 bank，在输出 bank 逐 bin 读出结果的同时清零下一轮累积 bank，减少结构冲突。
rtl/coherent_accum.v｜bank 切换与逐 bin 输出（项目源码节选）
相参累积的最后一个数据离开模块后，还要经过功率计算流水线。IC Coder 在顶层增加 accum_done 延迟链，使 scan_done 与 power_valid 的结束位置对齐，再触发峰值锁存和阈值判断。
rtl/top.v｜累积结束与功率流水线对齐（项目源码节选）
peak_search 在功率流有效时维护当前峰值，扫描结束沿锁存结果并比较阈值；irq_ctrl 对 detect_flag 进行电平保持，直到 MCU 写 clear_status。这样 MCU 不必在单周期脉冲上做软件抢占。
rtl/peak_search.v｜峰值锁存与阈值判断（项目源码节选）
源码质量的关键不在“代码越多越好”，而在工程约束是否贯穿实现。本项目中的寄存器契约、定点位宽、valid 管线、BRAM 结构、跨 PRI 计数、结束信号延迟和中断保持，都能在源码与仿真中找到对应证据。
IC Coder 继续生成 610 行自检 TestBench 和仿真脚本。MCU 侧通过 SPI 写入 NCO、抽取率、门控窗口、累积次数与阈值；ADC 侧连续注入 4 个 PRI、每个 PRI 1024 个 I/Q 采样点，并在 ADC bin 60 注入固定幅度目标回波。
当前仿真配置使用 NCO_FCW=0，以 DC 本振隔离并验证后续主链路；CIC 抽取率为 4，门控窗口从抽取后 bin 10 开始、长度 64，相参累积次数为 3，检测阈值为 500。TestBench 对代表性 SPI 配置做回读检查，并以 error_count 汇总结果，最终自动打印 PASS 或 FAIL。
● 配置行为：SPI 写入 NCO、抽取、门控、累积、阈值和 enable，并读取代表性寄存器验证通信。
● 数据行为：4 个连续 PRI 中注入背景噪声与固定目标，推动 DDC、CIC、门控、累积和峰值链完整运行。
● 结果行为：等待 IRQ 后检查 frame_id，记录 detect_flag、peak_bin、peak_power，并生成 VCD 供人工与 AI 复核。
图 8：IC Coder 在生成全部 RTL 后自动进入 TestBench、场景矩阵与仿真脚本构建。
真正拉开效率差距的，不是第一次生成了多少代码，而是能否在错误出现后继续推进。IC Coder 先运行编译，再读取错误信息修复语法与工具参数；编译通过后继续运行仿真，并结合日志和 VCD 追踪 SPI、frame_id、门控、累积、功率和峰值链。
本案例的 PASS 并非来自一次偶然运行，而是来自一个可重复的验证闭环：运行工具链 → 读取错误与日志 → 检查 VCD 关键波形 → 定位接口、计数或流水线问题 → 修改 RTL/TestBench → 重新验证。这一闭环正是 IC Coder 区别于单次代码生成工具的关键能力。
图 9：IC Coder 围绕编译、日志、VCD 与自检结果持续迭代，直至主验证链路 TEST PASSED。
1 修复 SPI 配置与回读路径
首轮仿真暴露 SPI 读回失败。IC Coder 检查从机移位、寄存器读路径和顶层连接，修复后代表性配置能够正确写入与读回。
2 重新标定抽取后的门控窗口
CIC 抽取率为 4 时，ADC bin 与抽取后 range_bin 不再一一对应。IC Coder从波形中确认原目标落在门控窗口外，将目标注入调整到 ADC bin 60，使其落入门控后的有效范围。
3 修复跨 PRI 累积计数
仿真发现 pri_done 已出现但 accum_done 未出现。IC Coder沿连接与状态机追踪，定位 pri_cnt 在每个 pri_sync 被清零的问题，改为在完整输出阶段结束后重置。
4 对齐相参累积与功率流水线
累积结果已经输出，但峰值仍为零。IC Coder进一步识别 accum_done 早于功率流水线末端，增加结束信号延迟，让 peak_search 在最后一个 power_valid 之后再锁存结果。
5 修复 1024 点输出计数边界
输出扫描未完成时，IC Coder识别 out_bin_cnt 仅 10bit，无法表达终止值 1024；将计数器扩展为 11bit，并将固定等待改为等待 IRQ，避免用拍脑袋的延时掩盖问题。
这些迭代全部发生在同一长程任务中。IC Coder 不仅看到“仿真失败”，还把故障收敛到 抽取后的距离单元映射、跨 PRI 计数、流水线收尾和计数器位宽等具体工程问题，再修改 RTL 或 TestBench、重新编译并再次仿真，直至主验证链路通过。
图 10：IC Coder 通过 VCD 检查 ADC、混频、CIC、门控与相参累积链路的连续数据和 valid 时序。
图 11：另一时间窗口中可继续观察 pri_sync、range_bin、功率流、峰值搜索及结果状态。
本次工程最终形成 32 个交付文件、约 3800 行核心工程内容，其中包括架构文档、12 个功能 RTL 文件、行为规范、610 行 TestBench、仿真脚本、编译报告、运行日志和 VCD 波形。
● 编译结果：PASS，0 errors。
● 仿真结果：TEST PASSED。
● 检测结果：detect_flag 在 peak_bin=12、peak_power=77586 时触发。
● 帧号结果：frame_id 随 4 个连续 PRI 递增到 4，日志未记录帧号丢失。
● 波形结果：生成约 5.2 MB 的 sim/wave.vcd，可复核 pri_sync、gate_active、nco_phase、mix_i/q、range_bin、accum_i/q、peak_bin、peak_power、detect_flag 和 irq。
结果边界说明：本次公开证据覆盖架构、RTL、编译、自检仿真、关键数值与 VCD 波形，已经形成可继续进入综合、约束和目标硬件联调的工程基础。
图 12：最终交付总结与 VCD 同屏，工程产物、PASS 结果和关键波形可以相互复核。
图 13：IC Coder 输出最终模块清单、TestBench、仿真结果、VCD 与后续工程建议。
从这次真实客户商用场景可以看到，IC Coder 已经能够参与中等偏难乃至复杂 FPGA 项目的完整工程推进。它的价值不止是缩短编码时间，而是把原本分散在架构、RTL、联调、验证和文档中的工作串成一条可持续执行的链路。
能够理解复杂需求。把 MCU+FPGA 协同、雷达 PRI、门控、抽取、累积和结果回读转化为可执行模块边界。
能够长程自主推进。在约 4 小时任务中持续读写工程、调用工具、维护状态，并在一次继续确认后完成剩余工作。
能够处理工程性问题。不仅生成 RTL，还能定位 SPI、计数器、状态机、valid 与流水线收尾等联调问题。
能够给出可复核证据。交付 TestBench、日志、PASS/FAIL、自检结果、VCD 波形和结构化文档，便于工程师继续验收。
能够沉淀可复用资产。模块划分、接口契约、行为规范和仿真环境可作为后续同类雷达/通信项目的工程基础。
复杂项目能力，是判断 FPGA AI 工具价值的关键标尺。当 IC Coder 可以处理包含 MCU 配置、实时 DSP、跨帧状态和自检仿真的复杂任务时，常规模块开发、接口适配、测试补全与问题定位也能获得更稳定的效率收益。
这也意味着 FPGA 开发正在从“AI 辅助写代码”，走向 工程师定义目标与验收边界，IC Coder 自主拆解、执行、验证和迭代的人机协同模式。工程师仍然掌握架构决策和最终验收，但可以把大量重复实现、联调排查与文档整理交给 IC Coder。
IC Coder 个人订阅版已经正式开放使用。购买后即可获得 IC Coder 自研 FPGA 专用模型（IC Coder 2.0）+ IC Coder 智能体，用于 RTL 开发、工程分析、问题修复、验证辅助和长程任务推进。
对于希望使用 AI 提效 FPGA 研发的工程师与团队，优先推荐直接使用 IC Coder 模型与 IC Coder 智能体。无论是雷达、通信、图像、控制、接口还是定点 DSP 项目，都可以从一份完整工程需求开始，让 IC Coder 进入真实项目流程。
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