【IC Coder真实案例】约1小时跑通五阶段，AI自主操控Quartus完成卫星SDR下变频

约 1 小时，完成卫星 SDR 下变频项目的五阶段工程执行。 接手已有 IP，开发应用 RTL，生成验证环境，自主定位并修复集成问题，调用 Quartus 完成综合、布局布线与 SOF 生成，最后整理工程成果。这次，IC Coder 把这些工作连续做完了。

懂通用编程，并不等于能做好 FPGA 工程。困难往往藏在代码之外：采样相位是否与握手同步，定点运算是否保留边界值，上电未知态是否影响自检，验证环境能否真正发现错误，以及源码、器件与约束能否进入同一条 EDA 实现流程。这些专业细节，决定 AI 能否把项目真正推进下去。

面对这类任务，通用 Agent 同样需要跨过硬件语义、验证方法与 EDA 协同的专业门槛。IC Coder 的产品优势，是将 FPGA 领域专用模型、工程上下文与原生 Harness 协同起来：理解硬件设计，执行工具，分析反馈，并把发现的问题继续修复到通过。

本案中，工程师用五段提示词定义五个阶段，IC Coder 自主执行每个阶段的开发、验证与工具操作。从发现问题到修改代码，再到重新运行验证，本次集成排错由 IC Coder 自主完成。 这正是面向复杂 FPGA 项目的 AI Agent 应有的工程能力。

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项目团队估算，同等工程范围采用常规人工开发至少需要 20 小时；本次 IC Coder 五阶段执行合计约 61 分钟，工程推进效率约 20 倍。

本次约 61 分钟的执行覆盖整个工程链条：读取资料、理解既有 IP、编写 RTL 和 TestBench、运行仿真、分析错误、修改复测、调用 Quartus，以及汇总交付文件。开发者交给 IC Coder 的是一项工程任务，得到的是相互衔接的代码、验证结果与器件配置产物。

五个阶段依次完成：基线复现与需求冻结 → 应用数据通路与自检 → 自主运行顶层与集成仿真 → Tcl 工程构建与配置文件 → 工程验收与成果汇总。IC Coder 通过 HANDOFF 连续承接工程状态，让每一步产物成为下一步工作的基础。

快速完成开发的同时，把验证与问题修复一起做完。 这让效率提升落实到完整研发任务，而不仅是某一段代码的生成速度。

IC Coder 是面向 FPGA 研发的智能开发与验证平台，核心由 IC Coder 模型（FPGA 领域专用微调模型）+ IC Coder Harness（FPGA 原生 Harness） 构成。

IC Coder 模型面向接口协议、状态机、时钟复位、定点位宽、可综合性和验证语义开展分析，让需求中的硬件规则落实到设计与代码。

IC Coder Harness持续组织项目资料、任务状态与工程文件，执行文件读写、终端命令和 EDA 调用，再把日志、报告与波形反馈给模型。模型负责理解与判断，Harness 将判断转化为工程动作，共同支撑持续开发和自主 Debug。

图 1  模型与 Harness 协同，连接工程理解、工具执行与结果反馈。

围绕实际研发，IC Coder 的能力覆盖六个方面：

图 2  IC Coder 产品能力全景，从需求理解到工程交付。

IC Coder 把 FPGA 工程中的专业上下文和工具协同放在产品核心。器件与约束参与设计，验证结果驱动修改，工程产物支撑交付。开发者可以围绕研发目标组织工作，将反复查资料、切换工具、整理结果和跟进排错的任务交给 IC Coder 持续执行。

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本案面向卫星软件无线电（SDR）接收前端，实现固定数字下变频：把数字中频输入转换为较低速率的 I/Q 数据。目标器件为 Cyclone IV E EP4CE22F17C6，采用 50 MHz 单时钟。

工程师提供既有 CIC 内核、接口与定点规则、黄金数据、约束和工具入口。IC Coder 首先读取项目说明与阶段任务，核对工程资产，复现既有基线，确定后续应用开发的输入、输出和验收要求。

图 3  IC Coder 接收阶段任务，自主读取项目与工具链资料。

复用部分来自 Alex Forencich 开源项目 verilog-dsp 的 MIT 许可 CIC 子集。IC Coder 保留原内核，检查来源、许可与资产哈希，并完成基线复现；随后将新增开发集中在 ddc_engine 应用核、demo_bist 自检模块、demo_top 顶层及对应 TestBench。

同时，IC Coder 核对本地 Quartus 的版本与器件支持，完成最小探测工程编译，再将应用接口和定点规则固定到设计说明中。已有工程资产与本地工具环境，从一开始就进入同一项开发任务。

这使开发者能够直接利用已有 IP、测试数据和工具脚本继续研发，减少工程接手与环境排查的重复投入。

图 4  阶段一完成：基线复现、Quartus环境验证与设计要求确认。

DDC 的核心链路是“混频、滤波、抽取”，落到 FPGA 上，每个数据位和握手周期都影响结果。IC Coder 按工程定义生成完整通路：16 位有符号输入 → 17 位符号扩展 → fs/4 四相混频 → I/Q 两路三级 CIC → 8 倍抽取 → 算术右移 9 位并饱和 → 32 位 I/Q 输出。

I 路混频系数按 +1、0、-1、0 循环，Q 路按 0、-1、0、+1 循环。IC Coder 用选通与取负落实固定混频，避免引入通用乘法器，并让 26 位 CIC 结果经过有符号缩放与饱和后输出各 16 位 I、Q。

这里体现出的专业能力，首先是 让采样相位跟随实际接收的样本。只有 s_valid 与 s_ready 同时有效，相位才前进；输入停顿时，相位保持。IC Coder 将这个规则写进 RTL，避免数据流出现空隙时混频系数与样本错位。

其次是处理 -32768 取负的位宽边界。signed16 的最小值取负得到 +32768，超出原位宽范围。IC Coder 先扩展到 17 位，再执行取负，保留极值数据。

输出端同样体现定点与接口处理能力：有符号算术右移后执行 signed16 饱和，I 放在高 16 位、Q 放在低 16 位；遇到下游背压时，继续保证待发送数据稳定和 I/Q 配对一致。

图 5  本案 DDC 数据通路：混频、抽取、定点处理与握手协同。

IC Coder 将算法、位宽与接口行为一起实现。 对 FPGA 项目而言，这种跨越算法与 RTL 细节的理解，直接影响后续验证和器件实现的质量。

图 6  IC Coder 自主审查混频、扩位、饱和与握手实现。

RTL 完成后，IC Coder 继续生成 tb_application，实例化真实 ddc_engine，调用 Icarus Verilog 运行应用仿真。验证环境读取工程中的输入与独立黄金数据，在每次输出握手完成时比对 32 位 I/Q。

六组信号覆盖零值、直流、fs/4 音调、有符号边界、偏移音调和确定性锯齿。每组 2048 个输入、256 对输出，共 1536 对 I/Q 全部逐值一致。 启动瞬态也纳入检查，按既有 CIC 的实际流水行为对齐。

除了逐值比对，IC Coder 还在验证环境中加入错误定位信息：一旦出现不一致，TestBench 会记录场景、索引、实际值和期望值，为后续自主排查提供直接线索。

在数据值检查之外，IC Coder 继续执行输入插空、输出背压、运行中复位和有符号边界专项检查，验证传输与状态行为。最终 D01—D04 均返回 errors=0，日志给出 APPLICATION PASS。

生成设计之后继续生成测试、执行仿真并检查结果，让开发者拿到的不只是 RTL 文件，还有已经运行过的验证环境和测试数据。

图 7  阶段二完成：应用RTL与自检通过，1536对I/Q逐值一致。

这一阶段最能体现 IC Coder 的自主 Debug 能力。应用核通过后，它继续生成 demo_bist 与 demo_top，构建复位后自动产生输入、驱动真实 DDC、比较输出并上报状态的顶层自检工程。

首次集成仿真失败，日志报出 10 个检查错误。IC Coder 自己读取失败日志，追踪复位状态和测试等待过程，并将问题定位到上电未知态与等待逻辑。

这类问题涉及 Verilog 四态逻辑、复位初始化和 TestBench 执行时序：信号在上电时可能处于 X，测试程序对这个状态的处理又会影响后续检查。只看代码是否能编译，无法替代对运行行为的分析。

IC Coder 先为顶层复位寄存器与计数器补上明确初值，再次调用仿真，错误数从 10 降到 8。它继续追查，发现 while (!done) 在 done 仍为未知态时会使等待逻辑提前退出。

随后，IC Coder 将两个实例的等待条件改为 done !== 1'b1，等待完成信号明确成为 1，再开展结果检查。第三次运行，正常实例与错误注入实例均得到预期判定，返回 INTEGRATION PASS。

从失败日志到根因定位，从 RTL 与 TestBench 修改到复测通过，这一轮排错由 IC Coder 自主推进。 开发者无需逐个指出报错背后的代码位置，再代替 Agent 完成修复。

图 8  IC Coder 连续定位并修复问题，三次集成仿真最终通过。

更进一步，IC Coder 对照任务要求审查自检状态机时，主动发现：收尾逻辑只检查 256 个输入是否接收完毕，还应等待 32 对输出全部完成。它将完成条件修正为 输入全部接收且输出全部完成，让事务结束与真实传输过程一致。

既能跟进已经暴露的错误，也能主动检查状态机中的潜在逻辑缺口。 这种深入到信号状态与事务时序的排查，正是复杂 FPGA 开发需要的工程判断。

IC Coder 在集成 TestBench 中同时运行正常实例与可控错误注入实例，使用相同的真实 DDC 数据通路，检查自检逻辑是否具备准确的判定能力。

正常实例接收 256 个输入、比较 32 对输出，最终 pass=1、fail=0、errors=0。注错实例将索引 6 的一项期望值最低位翻转，最终 pass=0、fail=1、errors=1，准确识别这一处不匹配。

图 9  IC Coder 修正等待逻辑后重新运行仿真，核对正常与注错实例的结果。

从正向数据通过，到可控错误被检出，IC Coder 把比较、计数与状态上报都纳入了验证。最终器件工程采用正常配置的 demo_top 自检顶层。

图 10  阶段三完成：自主修复集成问题，正负向自检与波形检查通过。

IC Coder 还读取 integration.vcd，核对计数与状态之间的关系：正常实例在 6.29 μs 收齐 32 对输出，6.43 μs 接收完 256 个输入，6.47 μs 置位完成与通过标志。

图 11  真实 VCD 事件显示，输入与输出均完成后置位通过标志。

让使用更放心，靠的是把验证真正运行起来。 IC Coder 在本案中完成日志排错、代码修复、正负向验证与波形核对，用具体结果支撑每一次“完成”。

完成开发与仿真之后，IC Coder 直接调用本地 Quartus，把真实应用源码推进到器件实现。调用 EDA、检查报告并生成配置产物，本身就是 IC Coder 的工程执行任务。

在前期环境核验中，IC Coder 已确认 Quartus 18.0.0 Build 614 Standard、Cyclone IV E 器件支持及本地可执行入口，并完成探测工程编译。

图 12  IC Coder 自主核验 Quartus 版本、器件与构建环境。

进入应用实现后，它组织源码集合、顶层模块、QPF/QSF 工程和 SDC 约束，生成 sources.tcl、build.tcl、report_export.tcl 三个入口，通过 python tools/quartus18.py application 调用 quartus_sh，执行实际构建并读取报告。

图 13  IC Coder 组织 Tcl 构建流程，核验源码、报告与 SOF 产物。

Quartus 随后完成 Analysis & Synthesis、Fitter、Timing Analyzer 与 Assembler 等流程。真实 DDC 与 BIST 顶层共同参与器件实现，构建结果为 0 个错误、17 个警告，最终使用 593 个 LE、472 个寄存器，片内存储位、嵌入式乘法器和 PLL 使用量均为 0。

配置装配生成 704,008 字节 demo.sof。IC Coder 同步收集资源、时序和编译报告，核对工程层级、源码与交付副本，使生成的文件能够对应到本次实际构建。

图 14  阶段四完成：Quartus 编译成功，生成真实应用 SOF 与实现报告。

这一步把 AI 的执行范围推进到专业 EDA 工程：读取工具环境，组织约束与输入，运行构建，检查输出，形成原生工程和配置文件。从 RTL 到器件配置，IC Coder 把开发与 EDA 执行连续衔接起来。

工程完成后，IC Coder 继续核对源码版本、许可、约束、波形和阶段记录，检查应用仿真、集成验证与 Quartus 构建中共有 RTL 的哈希一致性。开发、验证与实现的版本由此能够沿同一条工程记录追溯。

图 15  IC Coder 自主核对复用IP、源码归属与工程资产一致性。

最终成果包含 应用及复用源码、TestBench与黄金数据、日志与VCD、Quartus原生工程与约束、Tcl构建入口、实现报告和SOF配置文件。IC Coder 将数据通路、模块职责、验证结果、资源时序和后续入口整理为《工程成果.md》。

它进一步写入 stage_05.json，更新 HANDOFF.md，并检查成果文档和阶段记录是否齐备。阶段验收、状态更新与交接整理，也由 IC Coder 自主执行。

图 16  IC Coder 写入阶段验收记录、更新 HANDOFF，并检查交付资料齐备。

代码有人写，结果有人查，交付资料有人整理——在本案中，这些执行工作都由 IC Coder 连续完成。 工程师可以直接沿着现有模块继续扩展功能，沿着测试环境增加场景，沿着构建入口复跑 Quartus，并推进后续板级集成。

图 17  阶段五完成：工程成果与交接资料齐备，五阶段任务全部完成。

可接手、可复跑、可继续开发的工程成果，让本次效率提升延伸到后续研发与团队协作。

这次卫星 SDR 案例已经展示了 IC Coder 自主调用 Quartus 完成工程构建、结果分析和配置生成的能力。面向更广的研发任务，IC Coder 还将工程、IP、仿真、时序、在线调试与自动化交付纳入产品能力体系。

依托已适配的工具版本、器件、IP与授权环境，IC Coder 可以围绕以下任务持续执行：

这些能力围绕同一项工程任务协同：模型理解设计意图，Harness 执行工具，真实输出驱动下一步动作。把专业知识、工程资料和工具操作连在一起，是 IC Coder 面向 FPGA 研发的核心优势。

这一体系也延伸到 AMD Vivado、Quartus Prime、安路 TangDynasty（TD）等已适配工具，让开发者以工程任务为中心推进工作。

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在这次卫星 SDR 下变频工程中，IC Coder 完成已有 IP 接入、定点数据通路开发、应用验证、深层集成问题排查、Quartus 实现和成果交付。复杂任务能够连续执行，发现问题能够继续解决，工程结果能够落到真实文件与工具输出。

通用编程能力为 AI 开发提供了基础，FPGA 研发则需要进一步理解硬件行为与专业工具链。IC Coder 围绕这一领域，将专用模型、原生 Harness、验证方法和 EDA 执行结合，面向开发者交付更完整的工程能力。

本案约 1 小时完成五阶段，展现的是开发、排错、验证与器件实现协同推进的效率。 对个人开发者，这意味着减少反复切换工具与追踪细节，把更多精力投入架构和应用创新；对研发团队，则意味着已有 IP、代码与验证资产可以更快转化为新的工程成果。

IC Coder 正持续深化复杂 FPGA 项目的自主开发与验证能力，让 AI 能处理的不仅是单个模块，也包括模块之间、阶段之间和工具之间的工程问题。从一次真实任务出发，将这种能力带入更多产品研发场景，帮助开发者更高效地完成难项目。

IC Coder 目前提供个人版、企业版和高校版，服务个人研发、团队工程与教学实践。你可以根据自己的项目与部署需求，选择合适的使用方案。

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个人版｜面向个人开发、学习与项目实践。 从 RTL 开发、仿真排错到工程构建，让 IC Coder 成为持续推进项目的 AI 开发伙伴。

企业版｜面向研发团队与受控部署需求。 结合既有 EDA、工程资产和研发流程，引入私有化部署与团队应用方案。

高校版｜面向课程、竞赛与科研训练。 通过 AI+FPGA 教学一体机与智能 FPGA 实验室方案，把工程开发与验证能力带入教学实践。

让构想更快进入实现，让问题在验证中得到解决，让复杂 FPGA 研发拥有更强的 AI 执行力。

让 FPGA 开发者因 AI 而更强大！

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