9月8日，台积电与阿斯麦（ASML）发布联合公告，宣布发起面向12英寸光罩的产业协作倡议，为高数值孔径极紫外光刻（High NA EUV）建立配套技术体系。双方已于9月7日、美国加州蒙特雷SPIE BACUS会议召开前启动合作，目标是到2031年建立12英寸光罩试产线，并支持相关光刻系统到2033年具备先进制程生产所需的就绪条件。

台积电同时明确，有意自2030年起将ASML的High NA技术用于先进制程大规模量产。面对AI芯片对晶体管密度和复杂架构的需求，这家晶圆代工厂正与设备供应商共同解决新一代光刻技术的制造效率问题。合作的重点，是通过扩大光罩规格，缓解大型芯片的曝光拼接限制，让更高分辨率转化为可持续的量产效益。

2030年导入技术与2033年系统就绪分步推进

此次公告给出了两条衔接的路径：High NA先使用现有6英寸光罩进入生产，再逐步导入12英寸光罩。因此，2030年是台积电拟将High NA用于先进制程量产的起点，2031年和2033年则分别对应大尺寸光罩试产线及配套系统的后续目标。12英寸光罩并非High NA开始量产的前提，三个时间点也不代表同一条产线的投产日期。

台积电预计，随着制程演进，需要采用High NA EUV的光刻层数将增加，主要驱动力来自AI应用所需晶体管架构日益复杂。这里的“层数”指芯片制造中需要进行图形化加工的工艺层，并非芯片堆叠或封装层数。

ASML总裁兼首席执行官Christophe Fouquet表示，High NA的应用将随器件微缩逐步扩大，后续更大的光罩将进一步提高曝光设备生产力。双方尚未在公告中披露台积电首个采用High NA的具体制程节点、设备采购数量或投资金额，相关安排仍应以正式公布为准。

更高分辨率之外还要解决大型芯片曝光问题

High NA EUV延续13.5纳米的EUV光源波长，将数值孔径从传统NXE平台的0.33提升至0.55。根据ASML产品资料，其分辨率可由13纳米提高至8纳米，使部分原本需要多重图形化的细微图形有望通过单次曝光实现，从而减少工艺步骤与制造周期。这里的分辨率是设备成像指标，不能直接等同于芯片制程节点名称。

提高分辨率也伴随设计取舍。ASML的EXE平台采用非等倍率投影光学系统，在继续使用传统尺寸光罩的条件下，曝光视场只有NXE平台的一半。对于面积较大的芯片，半视场可能需要通过曝光拼接来完成图形转移。

12英寸光罩的价值正在于此：扩大可承载的图形范围，为未来High NA系统解除相关拼接限制创造条件。对大型AI加速器和高性能计算芯片，这意味着在追求更细图形的同时，有机会减少拼接带来的制造负担。“12英寸”在此描述的是光罩规格，不是将晶圆尺寸从6英寸升级到12英寸。

路透社9月8日报道，ASML首席技术官Marco Pieters表示，如果产业能够完成这项转型，相关系统的生产力有望提高40%。这一数字是对未来技术方案的预期，不能直接换算为整座晶圆厂产能提高40%，或芯片总成本下降40%。实际收益仍取决于工艺配置和量产运行条件。

三星加入合作配套供应链进入长期准备期

同日，三星电子与ASML宣布扩大合作，三星将加入12英寸光罩产业倡议，共同开发所需光罩技术及配套基础设施。三星还计划到2028年将High NA EUV用于未来DRAM的大规模量产，希望借助更高分辨率简化工艺、提高效率。

三星面向DRAM的2028年计划与台积电面向先进制程的2030年计划，反映了不同产品和工艺的导入节奏，不能仅凭年份判断技术领先程度。两家公司共同参与光罩升级，则为相关供应商提供了更清晰的长期开发方向。

对供应链而言，大尺寸光罩涉及的工作也将超出曝光设备本身。从光罩基板、图形写入到检测、清洗、传送和存储，相关环节都需要评估新规格带来的适配要求。更大的光罩能否稳定制造、保持洁净并完成高精度定位，将影响设备端的效率优势能否在晶圆厂兑现。

从产业协作的安排看，先建立试产线、再推动系统就绪，意味着材料、光罩制造和设备之间需要预留联合验证时间。这为配套企业带来研发与验证机会，但参与意愿不等于完成认证，潜在需求也不等于已经形成订单。联合公告目前并未列出完整供应商名单或采购分配。

台积电与ASML此次公布的路线，为High NA下一阶段发展提出了明确任务：既要把电路图形做得更细，也要让大型芯片制造具备更好的效率和成本条件。接下来，光罩试产线建设、配套设备验证以及晶圆厂的具体制程导入安排，将成为衡量这项合作进展的关键。