未来做芯片，拼的是你自己养的 agent：这门课教你开始

去年这个时候，有学生问我："老师，AI 都能写代码了，我们学 Verilog 还有用吗？"

我当时没有正面回答，因为我自己心里也没底。

于是我干脆做了个实验：接下来的一整年，把手头所有科研项目都换成"和 AI 结对"的方式来做——网卡移植、100G 网络处理器、FFT 加速、驱动调试，一个都不落。

一年过去，我可以负责任地回答那个学生了：

AI 确实改变了芯片设计的打开方式，但它淘汰的不是工程师，是旧的工作流。

而恰好，今年暑假有一门课教的就是这套新工作流——西安电子科技大学第三届"人工智能驱动的先进集成电路设计方法与工具"国际暑期学校，7 月 20 日开课，报名截止就在 7 月 18 日。

这篇文章一半讲我这一年的踩坑与收获，一半告诉你这门课为什么值得抢报。中间我会给出两个最值钱的结论：一个"AI 做芯片"的万能公式，和一个关于"专属 agent"的预言。

先看一组数字，这是我一年的"家底"

空口无凭，下面每个数字都是今天早上用脚本从我的工作电脑上实测出来的。

▲ 统计口径：本机全部工程目录（含移植的开源仓库），2026-07-13 脚本实测

55 个工程目录、19637 个 Verilog/SystemVerilog 源文件（含自研 RTL 和移植的开源仓库）。这个体量，放在以前是一个课题组好几年的活。

更关键的是四条"战果"，每一条都有完整过程记录可以翻：

128K FFT 的跨 SLR 时序收敛：WNS 从 -6.222 ns 一路收到 -0.288 ns。WNS 可以理解成芯片里跑得最慢的那条信号"迟到了多少纳秒"，收到 0 附近才算准点。三轮优化方案全是 AI 起草的，我只做裁决。ASIC中STA培训的复杂度要比FPGA的高多了。

6 路 100GbE 聚合工程：53 分钟跑完从建工程到出比特流的全流程，时序一次达标：WNS +0.336 ns、0 违例。

PCIe DMA 挂死：把 ILA（嵌在 FPGA 里的"行车记录仪"，能录下芯片内部信号）抓到的波形描述给 AI，一路收敛到根因——一个写指针寄存器漏了复位，修复只改 1 行代码。

AXI-Lite 总线挂死：从诡异现象追到根因，沉淀 4 篇调试文档，下次直接翻手册。

记住这四条战果的共同点——AI 全程在场，但拍板的始终是人。它马上会和这门暑期课的定位接上。

AI 不是替你写代码，是陪你跑完整个闭环

很多人对"AI 做芯片"的想象，还停留在"我说一句话，它吐一段 Verilog"。

真那么用你会死得很惨：代码综合不过、时序爆炸、波形没人看。

真实用法是让 AI 进入芯片设计的每一个环节，而不是只在写代码那一步：
▲ 六个环节的用法全部来自本机真实工程，不是概念图

举两个闭环里的真实片段：

仿真验证环节，AI 把仿真信号批量导出成文本、写脚本扫变化点——以前盯波形图半天的活，现在十分钟出结果。

综合实现环节，时序不收敛时，AI 读报告、列关键路径、给出"改约束还是改 RTL"的实验计划，还能调参数搜索框架自动扫综合策略。

沉淀复盘环节更关键：每个工程配一个知识库，AI 自动把结论、被否决的方案、实测数据写进去——下一个项目直接继承，不用从头踩坑。我甚至和 AI 写了个"研究进度驾驶舱"，管住这 55 个工程各自卡在哪。

这就是我说的新工作流：一个人加一个 AI，跑完以前一个小团队才能覆盖的全链条。闭环跑一圈约等于过去一个课程设计的工作量，现在一个人一周能跑好几圈。

接下来两段话，是我一年实践换来的、全文最值钱的部分

前面是"术"，下面两个判断是"道"——培训广告不会这么跟你说，但它们才是真正的报名理由。

大实话一：AI 辅助芯片设计最核心的方法，其实就是一个公式。

把 EDA 厂商的用户手册全部喂给 AI ＋项目积累下来的经验库＋一种设计空间探索优化算法

就这三样。凑齐之后，无论是芯片设计还是 FPGA 设计中的步骤——读 PDK（芯片厂发给设计师的"乐高说明书+零件库"）、写 RTL、跑仿真、做综合、收时序、过签核（流片前的"最终体检"）——AI 全部都可以搞定。

这和"拍板的始终是人"并不矛盾：AI 搞定执行，而喂哪些手册、攒什么经验、选哪种算法，每一样都得由人来配。你才是配方的主人。

别小看任何一项：

手册是 AI 的"武功秘籍"。EDA 工具手册动辄几千页，工程师一辈子翻不完；AI 喂进去秒查秒懂、跨章节交叉引用——我调综合策略的约束建议就是它从文档里翻出来的。

经验库是它的"师门传承"。我那 53 个技能、每个工程的知识库，就是把老师傅的经验编码成 AI 能继承的资产——没有这一项，AI 只是个博闻强识的外人。

设计空间探索算法是它的"手和脚"。就是在成千上万种参数组合里自动找最优——好比外卖平台替你全城筛出又快又好吃的那家。我的 FFT 收敛 5.9 ns，靠的就是 AI 方案 + 参数搜索批量验证。

对照一下：这门课恰好把公式三项各教一遍——PDK 与工具原理是"手册层"，六天成建制方法论是"经验层"，Day 5 的 AI for EDA 是"算法层"。这不是巧合，这就是这个领域的正确打开方式。

大实话二：未来做芯片，拼的不是你会几个工具，是你养的那个专属 agent。

同一个大模型，为什么在我手里能收多核RISC-V处理器的时序，在别人手里只会写 8 位计数器？

差别不在模型，在"养"：喂过哪些手册、沉淀了什么经验库、立了什么规程。日积月累，它长成一个带着你的项目记忆、调试直觉和编码品味的专属 agent——工具人人买得到，agent 只能自己养。

而且它像徒弟一样越养越值钱：今天在 PCIe 工程学会的调试套路，明天自动用在网络处理器工程上。你换工作可以带走它，你带学生可以复制它。

所以这门暑期课在我眼里的真正定位，不是"学六天工具"，而是——

你打算通过这个培训，开始认领并培养属于你自己的 agent 了吗？

说实话，这套东西自学很痛苦——所以才有这门课

看到这里你可能会想：那我自己摸索不就行了？先听听我交过的学费：

• AI 生成的 RTL 看起来很对、综合完全不对，隐式位宽截断这种坑它常犯，你得先懂硬件才能当它的审稿人；
• 提示词随手写，它就随手糊弄你——前面那个"经验库"，就是被糊弄无数次后一条条逼出来的；
• EDA 工具、仿真器、AI 编程环境怎么串成工具链，没有教材，全靠试错。

这些坑，一个人踩要一年。一门设计好的课，把它压缩到六天。

这正是这届暑期学校在做的事，官方主线一句话："从 PDK 到签核、从传统 EDA 到 AI 驱动优化"。三点最戳我这个"自学过来人"：

第一，它把完整设计链条一次讲全。 5nm 节点 PDK、综合与物理实现、验证签核和 PPA 协同优化——PPA 即性能、功耗、面积，芯片界的"既要、又要、还要"。课表从设计流程基础、Fusion Compiler（业界主流"从代码到版图"工具）一路讲到时序签核。我拼了一年的碎片拼图，这里六天成建制给你。

第二，AI for EDA 不是噱头，是单独一整天的正课。 设计空间探索、强化学习、多目标优化、DSO.ai 等工业级工具原理——我那点参数搜索的野路子，在这里能找到系统方法论。

第三，下午全是动手实验。 上午讲授、下午实操，从原理图、版图、SPICE 仿真到逻辑综合、数字后端、STA，一天一个台阶。资深外籍院士授课，博士助教全程指导——卡住的每一步都有人管。

放眼今年夏天，许多单位都在开AI辅助芯片设计的专题讲习班——"AI + 芯片设计"已是全球集成电路教育圈公认的必修方向。这班车，早上比晚上便宜得多。