‍

电源线和信号线都要占用芯片正面的布线空间，而这块空间已经不够分了。

背面供电的办法是把电源线整个搬到硅片的另一面，正面腾出空间给信号，供电压降也能降下来。英特尔、台积电、三星都把它排进了 2 纳米前后的制程。

收益这一侧被反复报道，代价那一侧没有。它有两笔，制造时要把硅衬底大幅减薄，还要让背面线路对准正面器件；散热条件也随之改变。

电更容易送进去之后，热怎么散出来，就成了同一片硅上要一起解的题。

一、正面那十几层金属里，电源和信号在抢同一批通道

供电既要损失电压，也要占走信号的布线空间

一颗逻辑芯片的正面是十几层金属互连叠起来的。电从最上层进来，一层层往下穿过高阻的过孔，最后才到晶体管。imec 的资深研究员、研发副总裁 Eric Beyne 把这个过程形容成"瀑布式"：电从一个十五层的后道堆栈上一路淌下来，伴随着高阻抗和电阻损耗。

路径上的电阻会造成电压损失，这就是 IR drop。而先进芯片能容忍的压降其实很小。imec 在 2023 年一项设计研究里，把可接受的压降上限设在几十毫伏这个量级（该研究取 35 毫伏，为其自设的评估门槛，非行业标准）。

而这条路还在被另一件事挤占。imec 的技术文章写得很直接，电源互连在复杂的后道网络里越来越多地跟信号争抢空间，占掉了至少 20% 的布线资源。

要注意它说的是资源占用比例，不是线路条数，也不是芯片面积占比。而越往先进节点走，这部分越难腾。imec 研发副总裁 Julien Ryckaert 说得更重，以前供电只是设计时要考虑的一项，现在已经严重到，你整个芯片怎么排、模块怎么放，都得先迁就供电。

图1：电源互连至少占用两成布线资源　注：两成为 imec 对传统正面后道网络的自述口径，非特定节点实测值，也不等于芯片面积占比。

二、翻个面，能拿回什么

不同条件下测出的收益，不能直接横向比较

解决办法在物理上很朴素，正面挤，就把电源整个搬到硅片的另一面。

晶圆翻过来，从背面打通孔、铺金属，电直接从下面送到晶体管，正面那十几层金属因此可以腾出更多空间用于信号布线。

收益有三套公开数字，分别在不同条件下得到：

三组数的条件与对象都不同，不能直接横向比较。能一致读出的只有方向，压降下来，频率上去，面积省一点。

还有一笔账落在光刻上。英特尔互连与存储技术集成副总裁 Kevin Fischer 说，成本的最大驱动因素是光刻遍数；正面金属层不必再挤得那么密之后，18A 得以在低层金属上做单次直接曝光，这几层的掩模数与工序数因此减少四成以上。这是英特尔就低层金属给出的自述口径，不是整颗芯片的制造工序减少四成。

这里有一条边界要划清，背面供电并不等同于"把芯片翻过来做"。

它解决的是电源与信号争抢正面布线资源、以及电流穿越十几层金属造成的压降，不是芯片的封装朝向。翻面是手段，让路才是目的。

三种做法，难度与收益不在同一档

埋入式电源轨把电源轨埋在晶体管下方，线宽约 30 纳米、间距约 100 纳米。电源过孔是英特尔 PowerVia 走的路，过孔从正面做下来接到晶体管的接触。直接连接最激进，背面过孔从下面直接接到源极或漏极。按 SemiEngineering 的归纳，这三种对前道流程的扰动依次加大，缩放收益也依次变大；这是该刊的排序，不同研究对方案的命名与分档并不一致。

三家的公开口径差别很大。

英特尔 18A 已把 RibbonFET 与 PowerVia 一起推进量产。

台积电把 Super Power Rail 放在 A16，官方称相对 N2P 同电压下速度提升 8% 到 10%、同速度下功耗降低 15% 到 20%——这是 A16 整套制程的收益，不能全部记到背面供电头上；量产时间媒体报道口径不一致。

三星的 SF2Z 原定 2027 年量产，但 2026 年 SAFE Forum 公布的 2nm 路线是 SF2P、SF2P+ 与 SF2X，SF2Z 未出现在其中，三星未说明它是改名、并入还是推迟。三家命名与披露习惯不同，这里只作并列，不构成先后排名。

三、代价一：硅片要减薄，背面线路还要对准正面器件

允许的偏差，比要对准的结构本身还小

背面供电把一整套原本不属于前道的动作，搬进了最先进的逻辑产线。先解释三个动作，键合是把晶圆和一片支撑载片结合，减薄是去掉大部分硅衬底，套刻是让新做的图形对准已有的结构。

顺序是：晶体管和电源过孔先做出来，正面十几层金属做完、封上保护层，整片晶圆正面朝下键合到一片硅载片上。这片载片要挑导热好的，在英特尔的流程里它永久保留，以后要参与散热；使用临时载片的方案，则要在背面加工完之后把它解下来。

接着才是磨。

磨到多薄？英特尔的流程是从七百多微米磨到 1 到 3 微米，先粗磨，再用化学机械抛光精修，可能还要加一道干法刻蚀。更激进的方案要磨得更薄，各方案的具体厚度见图2。共同点只有一个：原来那片七百多微米的硅，基本没了。

磨完之后是更难的一步。imec 项目总监 James Myers 把难点数成三条：

磨抛必须全片均匀，否则后面的光刻没有一个平的起点；

背面金属要对准正面的源漏接触，"又不能短接到中间的沟道或栅极区域"；

正面已经有铜层，后续加工温度受它限制，还要在这个约束下做出低阻的背面接触。

最难的一步，是让背面接点对准正面器件。这类流程的套刻预算大约是 10 纳米；SemiEngineering 报道直接连接方案时给的容差只有 3 纳米。作为对照，Beyne 说初代背面方案在经历全部畸变之后还有 20 纳米的余量，那是能工作的。这几个数各有各的适用方案，指向的却是同一件事：允许的偏差，比要对准的结构本身还小。

麻烦在于键合和减薄都会让晶圆变形。Beyne 描述键合这一步："如果你有两片平的晶圆，它们键合之后就不平了。" 键合机会在键合时主动把晶圆掰弯，让它出来时正好是平的；可减薄躲不掉，而一旦减薄，晶圆的翘曲就是两片初始晶圆翘曲之和。

晶圆变形之后，背面对正面的误差会变大。所以真正的做法是测了再改，光刻逐个曝光场补偿，先量出实际偏移，再往正确方向修；硅对红外半透明，扫描仪可以透过背面看到正面预埋的对准标记。Beyne 对这套办法的评价是四个字："居然真的行。" 代价是时间，逐个裸片补偿在量产里很费时。

图2：背面供电增加了哪些加工步骤　注：主要步骤示意，各家方案的顺序与取舍不同。厚度与对准要求分属不同方案，不可混用，也不构成同一条演进曲线。

还有一件不太被提起的事：应力。

Lam Research 的虚拟制造团队研究显示，背面直接连接方案相对传统正面连接，给全环绕栅极晶体管施加了显著的额外应力，而沟道应变会直接影响驱动电流。

四、代价二：硅衬底变薄后，热更难在芯片内摊开

载片和键合界面进了主热路径，而摊热的那层硅被去掉了

第二个代价，是散热要单独重新设计。翻面之后，正面是十几层互连，背面是供电金属栈，发热的晶体管夹在两者中间。但问题不是金属把热堵住了，背面那层金属自己也参与摊热。真正变了的是另外两件事。

第一件在被磨掉的那层硅上。它的作用不只是向下导热，更重要的是把热点横向摊开；减薄之后，热点向周围扩散的能力下降。

第二件在装配上。加工时晶圆是正面朝下键合到载片的，而在图3 所示的最终封装里，热主要经过正面互连、键合界面和载片流向散热器；向下那条路穿过背面供电金属栈，通向基板与 PCB。键合界面和载片，就这样进了热必须走的那条主路。

imec 热建模团队负责人 Herman Oprins 把这两件事说在了一起："额外温升主要来自硅衬底的减薄甚至去除，导致横向热扩散能力下降；以及硅载片和键合界面进入了通往散热方案的主热路径。" 键合材料因此成了一个变量，业界正在评估用氮化铝之类的薄膜替代二氧化硅做永久熔融键合，这仍是在研阶段。

本文采用的量化温升证据来自一项特定芯片的仿真。imec 在 2024 年国际电子器件会议上发表的研究，对一颗 80 核服务器 SoC 按真实负载的功耗分布做了 1 微米分辨率的温度仿真：与正面供电结构相比，背面供电结构的热点温度最高高出约 14°C。论文把成因归到额外热阻（正面后道加晶圆键合）与背面供电自身摊热之间的相互作用，并提出和量化了缓解办法。Myers 补的那句话值得记住："热点大概率会变得更小、更热。"

图3：硅衬底减薄后，热更难在芯片内摊开　注：14°C 为 imec 对一颗 80 核服务器 SoC 的仿真结果，相比正面供电结构，非产品实测。层序按永久载片方案绘制。

另一个条件下的观察来自英特尔。它在 PowerVia 测试芯片的新闻稿里写的是，该芯片实现的热特性，与逻辑缩放预期带来的更高功率密度相符。这是一句肯定的表述，但它没有给出温度值，也没有和正面供电做对照。

这颗芯片基于 Intel 4 加 PowerVia，是 FinFET 器件的能效核测试芯片，不是千瓦级的全环绕栅极高性能计算芯片。 它和上面那项仿真的对象不同，两者是两种条件下的观察，不构成正反对立。

缓解的路子已经在讨论，把背面供电网络的金属密度做满，靠金属自己做局部横向扩散；提高正面后道的过孔密度，降低通往散热器那一侧的热阻；或者反着用这个变化，既然硅衬底不再是散热的障碍，那就两面都散，最后这条目前还只是设计选项，没有量产披露。

五、中国在这条工序链上的位置

五家 A 股公司分处四道工序，只有一家在公开材料里点到了工艺名

前面把代价拆成了工序：键合到载片、减薄与抛光、背面刻蚀与填充、正背面对准量测、解键合。每一道都对应一类设备，下面五家 A 股上市公司分处其中四道。

表内利润一列均为扣非归母净利，中科飞测一行除外，本文未取到其扣非数值，列的是归母。五家里只有盛美上海归母与扣非方向相反（归母 +42.14%、扣非 −15.31%），其余四家两者同向。

拓荆科技：唯一明确提及背面供电的一家

拓荆科技原本是薄膜沉积设备公司，这几年把三维集成的键合设备做成了第二条线。让它进入本篇的是 2026 年 3 月在上海举行的新品发布会，会上发布的 Lyra 300 eX 晶圆激光剥离设备，公开表述是"应用于先进逻辑（BSPDN）和先进存储（VCT）背面工艺，是无金属污染、低应力、无热影响的设备与工艺的完整解决方案"。

这句话的分量在于它直接写出了应用场景。在使用临时载片的流程里，背面金属做完之后要把载片解下来，这一步不能引入金属污染，不能加应力（晶圆此时只剩几微米），也不能有热影响（正面的铜层顶不住）。这台设备被公开对应的正是这一步。

边界也要说清楚，这是新品发布会的材料，不是客户订单或量产导入的披露。公司没有公开这台设备卖给了谁、处在哪个阶段，也没有给出分产品的收入拆分。

华海清科：减薄与抛光这道工序

把晶圆从七百多微米磨到几微米，这道工序对应的国内设备公司是华海清科。它有两款晶圆减薄设备做的正是这一步：Versatile-GP300 是 12 英寸超精密晶圆减薄机，公司称它在业内首次把 12 英寸超精密磨削与化学机械抛光的全局平坦化集成到一台设备上；Versatile-GM300 是减薄贴膜一体机，2024 年 6 月首台发往国内头部封测企业，能做薄型晶圆背面的超精密研削与干式抛光去应力。

把磨削和化学机械抛光放进同一台机器，恰好对应第三章那个要求：磨完必须全片均匀，否则后面的背面光刻没有一个平的起点。

但要分清两件事。这两款设备的公开应用集中在先进存储、Chiplet 封装与先进封测，不是先进逻辑的背面供电。 工序对得上，应用场景还差一段：公司 2026 年半年报只说减薄装备实现了批量订单和客户验证落地，没有披露对应的工艺节点与应用。

中微公司：刻蚀这道工序，先挡住一个口径错误

中微公司是国内刻蚀设备的头部企业，2026 年上半年在研项目涵盖六大类、超 20 款新设备；研发投入 20.41 亿元，占营业收入的 30.51%；这是研发投入口径，其中计入当期损益的研发费用是 13.10 亿元。

这里有一个很容易犯的口径错误。 中微另有一条 Primo TSV 深硅刻蚀产品线，在晶圆级先进封装、2.5D 封装与 MEMS 产线上获得重复订单，但它公开的孔径下限是"1 微米以下"，服务的是封装场景；背面供电要打的是纳米级通孔。两条线名字里都有硅通孔，要比就得孔径比孔径，而中微没有公布这条线在纳米级孔上的能力。 能确认的是它在等离子体刻蚀这一大类上的位置。

盛美上海：键合介质这道工序

背面供电的键合用的是介质熔融键合，键合层材料常见的选择之一是碳氮化硅。盛美上海 2026 年上半年首台 PECVD SiCN 设备出机，采用自研的三工位旋转沉积架构，公司表述是"可满足 IC 工艺后段应用及先进封装晶圆级键合应用的严苛工艺需求"。公开用途包括晶圆级键合，材料与工序都对得上；但所引资料未明确提及背面供电应用。

财务上它是五家里唯一归母与扣非方向相反的一家：归母增长 42.14%，扣非反而下降 15.31%；营收增长 13.87%，也是五家里最慢的。

中科飞测：对准精度要先能测出来

背面金属要在约 10 纳米的套刻预算内对上正面的源漏接触，直接连接方案还要收到 3 纳米。这件事先得能测出来：测不出偏移，就谈不上逐个曝光场补偿。中科飞测是国内量检测设备的头部企业，它的套刻精度量测设备公开进展是：90 纳米及以上工艺节点已批量销售，2Xnm 设备已通过国内头部客户产线验证并获得订单。这里的 2Xnm 说的是设备服务的工艺节点，不是套刻精度的数值，与本文前面那几个纳米数不是同一个量。

财务上它是五家里唯一亏损的：归母净亏 1.27 亿元，上年同期净亏 1,835.43 万元。公司归因于研发与市场投入持续加大，以及产品结构波动与新品推广初期的定价策略拉低了综合毛利率。

代工那一端：检索到什么就写什么

设备之外，真正要把这套工序跑起来的是代工厂。在本文检索的中芯国际与华虹 2026 年二季度业绩公告及业绩说明会公开报道中，未找到与背面供电相关的披露；这是本文检索范围内的结果，不构成对两家全部公开信息的判断。

所以对这条工序链上的中国公司，有两件事比营收增速更值得盯。在本文检索的五家公司资料中，拓荆科技的产品介绍明确提及背面供电，另外四家未见明确应用披露；五家针对该应用的客户验证或量产采用披露，本文均未找到。 这两条一旦出现，才是真正的进度信号。

图4：五家公司落在这条工序链的哪一环　注：按各公司公开披露的产品用途归位，非市场份额或竞争力排序，也不是背面供电供应商名单。工序链为主要步骤示意，各家方案的顺序与取舍不同。

结语

背面供电能缓解供电压降，也能把正面被电源占走的布线资源还给信号。代价是同时增加了三件事的要求：（1）把硅衬底大幅减薄；（2）让背面线路对准正面器件；（3）以及重新设计散热。

散热受到多大影响，取决于芯片结构、负载和封装条件，不能把某一项研究的温升直接套用到其他产品。目前公开的量化结果，是一颗 80 核服务器 SoC 的仿真，而且论文同时给出了缓解办法。

看国内设备公司，重点也是两条：有没有明确的背面供电应用披露，有没有对应的客户验证或量产采用信息。