【内容目录】
1.成熟封装 > 全新制程
2.跨过物理极限
3.电源效率才是重点
4.结语
【本文涉及的相关企业】
ASE、TSMC、Nvidia、ECTC、GF、中芯国际、英诺赛克。
成熟封装 > 全新制程
在上个月刚刚结束的OCP APAC 2026大会上ASE资深副总CP Hung带来题目名为《Advanced Packaging：Enabling AI at Scale》的主题演进十分硬核，不仅把先进封装拆成“电学+光学+电源”的三部曲，还进一步的展示了其面板级封装解决产出瓶颈、CPO方案的带宽与能耗、利用埋入式电源解决效率等难题。在光电共封CPO的领域，其将封装的竞争维度从“谁家拥有最强光学设计”转移到“谁家的系统级封装最成熟”。行业风向不再是发明新制程，是把旧技术重新排列，做到最好。
《Advanced Packaging：Enabling AI at Scale》的主题演进（图源：STT）
首先想要理解这个风向标的变化，得先看ASE拿来做CPO的底气是什么：VIPack平台覆盖FOPoP、FOCoS、FOSiP、2.5D/3D IC，一直到FOCoS-Bridge 和CPO，其于2022年6 月推出，定位为日月光下一代 3D 异构整合架构，用 RDL + 埋入式整合 + 2.5D/3D 技术覆盖从成熟封装到前沿的系统级封装。业界领先的封装规格包括：Chiplet的die-to-die的pitch为50um；6P6M的RDL层可以做被动元件，层间铜柱高150微米；TSV封装内搭配应力缓解通孔；以及超低损耗互连和hybrid bonding能力。
ASE演讲（图源：OPC 2026）
ASE的论述很直白，但看每一项技术似乎都不是最领先，但是把它们组合在一起，就能支撑一颗120×120 mm的封装体内同时容纳XPU、HBM和光引擎。因为CPO本质上不需要发明一套全新制程，而是把成熟封装技术重新排列组合并加以优化改进。FOCoS-Bridge就是典型案例，其互联密度可以做到传统的FCBGA的几十倍，就是利用了在高密度互连的地方埋一小块硅桥，2.5D封装配合Si Interposer能把pitch做到0.5um左右，其余区域用RDL铜层处理。而FOCoS的Fan-out RDL单独可以做到2um到10um不等间距，这种哪里需要高密度就在哪里用的灵活多变的思路，让原先单一封装体只用一个技术的“一刀切”变成了多种技术的“重点进攻，分区优化”策略。
跨过物理极限
ASE对于CPO的认可和技术可行性论证已经相当充分，2025年4月官方展示的CPO装置实现了<5 pJ/bit的功耗，现在在迈向全面量产的阶段，ASE也向业界表达了即将面临的三座大山----翘曲、耦合和散热。
ASE演讲（图源：OPC 2026）
首先是翘曲控制，封装体越做越薄且越来越大，内部材料CTE差异越大，封装体的翘曲就越严重，ASE的CPO封装流程中，控制基板翘曲与共面度是满足光纤阵列耦合要求的先决条件，光纤阵列的耦合对准要求在亚微米级，基板翘曲几十微米就意味着对准失败。对此，ASE给出的解法是结合TCB和应力缓解通孔的设计，通过制程级的应力补偿来暂时缓解这一行业难题。
第二个是光纤阵列耦合，业界在可拆卸与不可拆卸之间仍在拉锯，ASE的观点是“目前业界仍偏好可拆卸方案”，所以其对于耦合更倾向于top-side耦合+晶圆级封装的方案，CP也介绍说这样一来，耦合精度更依赖于晶圆级设备的对位，现有很多HBM和TSV堆叠封装设备可以借来一用，但是这里又出现了个瓶颈：晶圆级光学测试的设备和标准仍不成熟，急需攻克。
最后则是散热，CPO封装中光引擎离ASIC非常近，算力芯片的产热巨大，硅的热光系数大，温度一变折射率就漂，微环谐振峰跟着跑。AMD的方案是在微环调制器旁放置微型加热器和控制电路做闭环补偿，但是治标不治本。ASE则是聚焦于更宏观的热管理问题，系统级封装中光引擎、ASIC、HBM三者热密度不同，散热路径不统一且相互干扰，ASE目前正尝试微通道冷却和锡基材料解决方案，但距离量产验证还有一段距离。
ASE对于三大物理障碍总结了一个非常准确的共同点：这不是能不能做的问题，而是做出来好不好用的问题。良率、产能和成本都是要层层考虑的重中之重。
电源效率才是重点
CP Hung也花了不少篇幅讲了不少厂商容易忽略的电源部分，其给出一套逻辑是：从电网开始算起，网路高压供电到入户低压侧经由变压器输入到芯片端的电力损耗10%起步；算力中心的功耗动辄上百万瓦，哪怕是0.5%的提升，换算出电费和散热也是十分巨大的（怪不得全球顶级的算力厂商都在自建电厂或者核反应堆）。
在封装整合端，他也给出了几个方向：把SMD被动元件与多层基板整合，减少通路损耗、把电源IC与电感直接埋进基板、用晶圆级RDL做双面更小尺寸的高压供电通路。核心思想就一条，把独立的供电侧元件融入到封装内部。这条发展路径有一个清晰的技术名称——垂直供电VPD。
ASE演讲（图源：OPC 2026）
VPD的概念最早于2019年由Vicor在DesignCon上提出，其核心逻辑是将电源模块直接置于处理器封装下方，穿透PCB或基板垂直输送电力，供电路径从厘米级缩短至毫米级。2025年9月，元脑服务器展示了自研多相垂直供电架构，将AI芯片供电能力提升至1000A以上，供电路径缩短60%，传输损耗降低66%。
CP Hung还提到封装外的800V高电压模组，也是一大趋势。目前业界比较成熟的英诺赛科与NVIDIA合作的800V DC架构，其第三代氮化镓技术在800V输入侧与碳化硅相比，每个开关半周期内驱动损耗降低80%、开关损耗降低50%，整体功耗降低10%。
结语
回到CP Hung的三部曲框架，三部曲之间不是并列关系，而是串联关系，面板级封装是将量产推进，CPO的光电共封打通带宽，最后埋入式电源供电将供电损耗进一步拉低。整场演进干货满满，业界聚焦的点不再是一项新的技术，而是现有技术的整合能力。AI算力芯片的核心竞争也从“谁家的制程更先进”，变成“谁能把光+电整合好的同时还能量产”。
ASE演讲（图源：OPC 2026）
文中插图为生成式AI生成
