10月14日，IBM与西门子宣布达成一项新的研究合作，共同推进IBM今年早些时候发布的纳米堆叠晶体管架构。这一合作旨在结合IBM在半导体器件创新领域的领导地位，以及西门子在电子设计自动化、制程模拟、光刻优化与先进制造软件方面的技术优势，加速纳米堆叠技术的开发与量产准备。
与此同时，英特尔、三星、台积电、比利时微电子研究中心等厂商和研究机构也在垂直堆叠晶体管领域展开激烈角逐，半导体产业正从二维平面微缩迈向三维垂直堆叠的新范式。
IBM携手西门子：纳米堆叠从可行性验证走向量产准备
据IBM官方新闻稿，纳米堆叠是业界首创的三维纳米片设计，通过垂直堆叠与交错布局晶体管，能在芯片上容纳更多晶体管。在现行的7埃米节点下，该技术可在仅有指甲大小的空间内集成近1000亿个晶体管。更关键的是，这一新架构打破了传统材料限制，允许在每个堆叠层采用不同的材料组合，从而独立优化每个晶体管的性能与能源效率，有望带动能源效率、运算性能及SRAM缩放的重大飞跃。
IBM于2026年早些时候证实了纳米堆叠架构的可行性，目前正推动该技术朝大规模量产与制造迈进。根据合作规划，双方将针对当前及超越7埃米节点的未来世代，共同研发所需的设计、模拟与光刻技术。合作重点包括建立纳米堆叠的先进虚拟模型，以便在芯片实际制造前进行性能建模、设计优化并解决制造挑战。通过结合两家公司的优势，目标在于缩短技术开发周期，为纳米堆叠推向生产奠定坚实的制造基础。
IBM硅技术研发副总裁Huiming Bu表示，纳米堆叠是一个可扩展的晶体管平台，能将元件微缩从2D转向3D，代表半导体产业的新范式，并为未来十年支持人工智能及其他新兴技术所需的逻辑微缩提供前进路径。
西门子EDA集成电路业务执行副总裁Ankur Gupta则指出，半导体迈入埃米时代需要元件物理、EDA设计软件与制造端紧密协同优化。随着物理AI对芯片架构提出严苛需求，IBM的3D纳米堆叠设计达成了关键提升，双方合作运用虚拟建模与模拟技术，将有助于早期克服物理限制并加速复杂架构的落地。
群雄逐鹿：其他厂商的垂直堆叠晶体管路线图
在IBM之外，全球主要半导体厂商和研究机构均在推进类似技术，且路线各有侧重，主要围绕互补场效应晶体管展开。
英特尔已展示垂直堆叠的CFET反相器，栅极间距达45nm，采用上层PMOS、下层NMOS的垂直排布，其研究还探索为N管和P管使用不同晶向的硅衬底以优化性能。
三星在2026年VLSI研讨会上展示了业界首个42nm栅极间距的3D堆叠逻辑晶体管，采用三层堆叠纳米片沟道，理论密度可翻倍。
台积电在其技术路线图中将CFET视为N2、A16之后的下一代技术，旨在走向垂直堆叠晶体管，公司已展示全球最小的可运行6T SRAM存储单元，相比传统纳米片设计面积缩小约30%。
比利时微电子研究中心（imec）在长期路线图中将CFET列为核心突破路径，预测到2038年有望实现0.3nm（A3）制程，届时将转向CFET架构，其研究还涉及顺序CFET的可扩展架构。
业界指出，从技术路线看，行业主要分为两大流派：以英特尔、三星、台积电为代表的单片集成路线，同步制造上下两层晶体管，二者垂直叠放且位置完全对齐；以IBM为代表的顺序堆叠路线，先完整制作底层晶体管，再在其上方加工上层晶体管，并将上下层晶体管做小幅错位排布，以缓解布线难题。
总的来看，从二维平面走向三维垂直堆叠，已成为先进制程演进的下一个共识方向。
各大厂商虽技术命名和实现细节各异，但目标一致：在物理极限日益逼近的背景下，通过在垂直方向要空间，来延续晶体管密度和性能的提升。IBM与西门子的最新合作，正是这一趋势下加速纳米堆叠从实验室走向量产的关键一步。
随着虚拟建模、EDA工具与制造工艺的深度协同，三维晶体管架构有望在未来十年为人工智能及其他新兴技术提供持续的逻辑微缩动力，半导体产业的新范式正在加速形成。
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