英诺达ERPE迎来重大更新，多方位拓展功耗优化手段

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英诺达的EnFortius® RTL Power Explorer（ERPE）低功耗设计优化工具最新版本发布，在原有独创DRA（深度可达性分析）算法的基础上，ERPE进一步将功耗优化分析从时钟路径延伸至非时钟路径、存储器单元、寄存器复位引脚乃至波形级无效翻转，同时新增无波形场景下的随机波形功耗优化建议能力，全方位提升对芯片动态功耗的覆盖深度与分析精度。

从时钟门控到全域优化，ERPE持续拓展功耗优化边界

在当代大规模数字芯片设计中，RTL阶段的功耗优化决定了芯片能效的上限与后期迭代成本。传统综合工具的功耗优化主要依赖寄存器反馈路径上的时钟门控——通过解开反馈路径插入ICG（集成时钟门控），在寄存器无需翻转时关断时钟信号。

英诺达ERPE在此之上独创DRA深度可达性分析算法，通过ODG（可观测性驱动门控）与SDG（稳定信号驱动门控）两种方式，穿透多层逻辑边界进行跨时钟周期的使能信号探索，显著提升了寄存器门控效率。工具可自动生成门控使能表达式与RTL代码修改建议，帮助设计师在保持功能不变的前提下，显著降低芯片动态功耗。

此次重大更新，ERPE将优化视野从"时钟路径"进一步拓展至芯片设计中的更多功耗盲区，形成覆盖运算单元、存储器、复位引脚、波形翻转、无波形场景的五维新能力，构筑起RTL级功耗优化的全场景覆盖体系。

ERPE可覆盖SoC内主要部件并对其进行功耗优化分析

五大新增能力，全方位覆盖功耗优化场景

1. 非时钟路径对象检查：运算单元也能做功耗优化

传统功耗优化多聚焦于寄存器时钟路径，但非时钟路径中同样存在大量可优化空间。ERPE本次新增基于ODG分析的运算符器件功耗优化能力，将分析目标从寄存器扩展至多路选择器、加法器、除法器等功耗较大的运算单元，识别其输出在下游不可观测的周期，通过门控输入钳位至固定值，使内部组合逻辑路径保持静态，从而消除无效翻转带来的动态功耗浪费。

该功能同样配套自动生成的RTL代码修改建议，设计者可直接复用优化方案。

2. 存储器单元检查：自动识别引脚，精准关断使能

存储器（Memory）往往是芯片中面积与功耗占比最高的模块之一。当存储器单元在电路中处于不活动状态时，关断其使能信号可显著降低动态功耗。然而存储器单元种类繁多，引脚定义各异，手动配置与检测成本极高。

ERPE新增存储器引脚自动识别能力，能够自动判断各引脚类型并报告识别的可靠性，供用户确认。配置完成后，工具会在后续流程中自动识别存储器单元的详细信息，并通过专用命令输出优化方案，大幅降低存储器功耗优化的门槛与工作量。

3. 寄存器复位引脚检查：挖掘更多面积与功耗优化机会

目前业界大多数时序单元的优化检查均围绕时钟引脚展开，而复位（Reset）引脚同样潜藏着可观的优化空间。ERPE新增寄存器reset复位引脚的优化检查能力，能够识别复位信号在特定条件下的冗余动作，从而找到更多面积与功耗双重优化的位置，进一步压缩设计冗余。

4. 基于波形检查浪费的翻转：精确定位每一次无效跳变

芯片运行中，大量信号翻转实际上是"无效"的——数据输入引脚发生跳变但无法传递到输出端（Redundant Data Toggle, RDT），或时序器件的时钟发生跳变但数据输入并未变化（Redundant Clock Toggle, RCT）。这些无效翻转虽不影响功能，却会造成不必要的电容充放电与动态功耗。

ERPE本次新增基于波形的浪费翻转检测功能，通过compute_wastage命令触发分析、report_wastage_toggle输出报告，精准检测MUX、触发器、存储器三类实例上的无效翻转，并区分时钟路径与数据路径分别统计。报告给出的浪费翻转量即为可优化的上限，能够有效指导后续优化方向与优先级。

5. 基于随机波形的功耗优化建议：无波形也能快速排查

在设计初期，设计者往往需要快速排查潜在优化点，但此时尚无波形文件；而在设计中后期，波形文件可能过于庞大，内存消耗过高导致无法完整读入。针对这两类场景，ERPE新增随机波形功耗分析能力。

用户只需设置信号翻转率（SA），打开工具的随机波形模式并调整其精度，工具即会根据设定的SA值自动生成随机波形，并基于该波形检测设计中的功耗优化空间。该功能使得设计者在缺少真实波形的情况下也能快速迭代优化，显著简化流程、缩短迭代周期。

更丰富的结果呈现，更直观的优化决策

除了核心功能升级，工具最新版本还在结果展示与用户体验方面进行了全面增强：

多维度统计指标：提供门控效率、功耗优化值、面积优化值、额外开销、门控位数等丰富统计结果，帮助设计者全面量化优化收益与成本。

RTL代码修改建议：针对可优化点自动生成对应的Verilog代码修改建议，降低手动修改门槛与出错概率。

GUI交互式展示：所有关注结果均可通过图形界面直观查看，支持统计信息、源代码定位、原理图展示、波形视图等多维度联动，辅助用户快速定位与决策。

持续深耕低功耗，助力国产芯片能效升级

作为英诺达EnFortius®低功耗产品线的核心工具之一，ERPE始终聚焦于RTL阶段的功耗优化效率与深度，并不断拓宽RTL功耗优化的边界，帮助芯片设计团队在项目早期即以更低的成本获得更高的能效收益。

未来，英诺达将继续围绕国产芯片设计的真实痛点，持续迭代EDA产品线，为中国半导体产业提供更高效、更易用的EDA工具与解决方案。

RISC-V Summit China 2026将于2026年10月18日至20日在深圳会展中心（福田）隆重举行。英诺达将参会并展示面向RISC-V架构的全栈式验证与低功耗解决方案。

本届峰会是全球开源硬件与RISC-V生态的年度盛会，预计吸引3,600+线下专业观众、450+参展商及研究机构参与，并覆盖800,000+线上行业人群。

关于英诺达

英诺达（成都）电子科技有限公司是一家由行业资深人士创立的本土EDA企业，公司坚持以客户需求为导向，帮助客户实现价值跃升，为中国半导体产业提供卓越的EDA解决方案。公司的长期目标是通过EDA工具的研发和上云实践，参与国产EDA完整工具链布局并探索适合中国国情的工业软件上云的路径与模式，赋能半导体产业高质量发展。公司的主营业务包括：EDA软件研发、IC设计云解决方案以及IC设计服务。

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