• 设计范式：从“辅助工具”迈向“Agentic闭环”， 强调确定性签核；
• 物理架构：从“单点二维”走向“3D-IC与STCO多物理场全栈协同”；
• 核心硬件：开源架构深耕智能体负载， 高端混合信号IP突破技术封锁；
• 产业闭环：设计验证与工程量产紧密咬合， 以体系化质量构筑竞争力。
从2026湾芯展-EDA/IP与IC设计论坛看国产EDA/IP和IC设计的前沿趋势。
随着半导体工艺节点逼近物理极限与摩尔定律放缓，集成电路产业正经历一场前所未有的范式重构与演进挑战。在2026年湾芯展期间，由深芯盟主办的“EDA/IP与IC设计论坛”汇聚了学术界与产业界的领军力量，针对先进制程放缓、异构集成兴起、AI大模型与智能体渗透等前沿命题，深入探讨了国产芯片全产业链的技术演进路径与突破方向。
纵观论坛上各位专家学者的技术分享与行业研讨，当前国产EDA、IP与IC设计已经告别了过去单纯追随国际巨头的单点工具跟随路线，正加速进入以“智能体原生（Agent-Native）”“系统级协同优化（STCO）与3D多物理场融合”“关键高速混合信号硬件与开源算力底座自主化”以及“设计到量产全流程质量闭环”为标志的系统性创新阶段。本文全面梳理各位演讲嘉宾的报告主题与核心精髓，深度剖析我国IC产业在前沿技术探索与工程化落地层面的最新发展趋势。
一、智能驱动与确定性边界：Agentic EDA重构芯片设计与验证逻辑
在以大语言模型与自主智能体（Agent）为代表的AI浪潮冲击下，传统以固定脚本、单点工具串接和人工密集调试为主的EDA设计流正在被深度重构。如何让AI真正深入集成电路设计的内环，同时守住芯片工程对结果绝对确定性的要求，成为本届论坛最核心的议题之一。
东南大学：《AI native EDA & 3D-IC native EDA》
东南大学副研究员李兴权发表了题为《AI native EDA & 3D-IC native EDA》的主题演讲，深入阐述了面向未来高能效计算的双原生（Dual-Native）EDA技术范式。
推进“韬定律”的技术演进：李兴权指出，高能效是电子系统永恒的追求，在几何缩微逐渐受阻的背景下，产业正迈向以“时间缩微”替代“几何缩微”的新发展原则，这要求EDA必须承接来自应用需求端与底层设计方式的双重复杂度，从根本上被重新塑造。
EDA发展阶段的跃迁：EDA从早期的算法脚本、工具集成、全流程平台，经由近年的AI辅助优化，正全面迈向2025至2026年的Agent工作流阶段。其核心变革在于，机器从过去仅执行固定算法，转变为开始深度参与“下一步做什么”的工程决策。
双循环架构实现设计自愈闭环：李兴权提出了EDA Agent的任务驱动闭环机制，即围绕设计目标自主规划并调用工具，依据反馈持续迭代。在具体实现上，形成了“快速内循环”与“可信外循环”的协同架构——在内循环中，由Agent提出RTL或物理改动，结合轻量化快模型进行快速PPA反馈与候选探索；在外循环中，则定期引入高精度的权威基线工具（如可信综合、静态时序分析STA、EGR真实试布线）对候选改动进行严格复查，并在出现性能退化时实施事务回滚与依赖重构。
基于此体系，其团队推出了iEDA.ai / iBench.ai等智能原生EDA评测与设计基座，在布局布线（如拥塞热点疏散、线长与时序联合优化）中实现了多项指标超越传统商业工具的显著成效。
芯华章科技：《Agentic EDA的信任边界：迈向签核级可信的AI原生验证》
芯华章科技研发副总裁刘军在题为《Agentic EDA的信任边界：迈向签核级可信的AI原生验证》的报告中，指出了大模型输出本质上存在非确定性，但芯片硬件验证的硬性门槛则需要确定性的矛盾。验证智能体的核心价值，正是在两者之间建立衔接，将大模型提出的修改建议或验证策略，通过确定性的工程流程加以验证，形成可审查、可复现、可追溯、可治理的工程证据。
厘清模型候选与工程证据的信任边界：刘军指出，大模型具备生成式输出、概率化推理与上下文敏感等特性，但其输出本质上存在非确定性；而芯片硬件验证的硬性门槛则是结果确定性、语义准确性、严格可复现性以及可用于签核（Sign-off）交付的完整证据链。因此，业内目前面临“代码生成不难，可信验证更难”的真实挑战。
验证智能体的核心使命：验证智能体的根本任务，正是打通概率化推理与确定性工程证据之间的鸿沟，将大模型给出的未经证实的修改建议或验证策略，转化为可审查、可复现、可追溯、可治理的受控工程证据。
聚焦验证、调试与根因定位最有价值切入点：刘军强调，Agentic AI在芯片开发中最有商业价值与落地前景的切入点并非盲目生成代码，而是赋能验证、智能调试、失败分类与根因定位（Root Cause Analysis）。在自研CAN IP（1.2万行RTL）等实测项目中，智能体首轮即可抓出有效RTL Bug，将验证工程师每日投入时间压缩至2.5小时以内；在某低功耗微处理器通用输入输出模块中，基于规范（Spec）与寄存器表格自动生成480条以上SVA断言，实现证明覆盖率（Proofcore）一次性收敛至99%以上，将原本需要人工3周以上的验证周期大幅压缩至端到端仅7小时。
物理升维与系统协同：STCO与多物理场驱动系统级创新
随着Chiplet（芯粒）与先进封装技术的迅速成熟，芯片设计已经从过去单芯片的二维平面抽象，彻底走向跨层叠层与“芯片—封装—系统”协同设计的时代。
在东南大学副研究员李兴权的双原生范式中，3D-IC原生EDA被定义为应对摩尔定律极限的关键支柱。
统一三维数据建模与一等对象抽象：传统设计流程往往将芯片、中介层与封装分立处理，导致协同困难；而3D-IC原生EDA将Die/Tier、高密度混合键合（HBT）、硅通孔（TSV）、异构PDK、三维RC寄生网络、供电及散热等，在统一的三维框架中抽象为“一等设计对象”。
从多Die集成到细粒度跨层协同：李兴权指出了3D-IC EDA的发展路径：近期实现跨层对象与物理约束的统一，将热与供电提前纳入布局与分区规划；中期推进时序、电热、信号/电源完整性（SI/PI）与机械应力的多物理驱动联合裁决；远期实现从工作负载、存算分层到制造实测闭环的设计回灌。基于此，开源白盒且支持Agent进入内环的三维芯片设计基础设施iEDA-3D与基准体系iBench-3D应运而生，为国产三维异构芯片设计奠定了坚实的基础。
芯和半导体：《EDA + AI赋能射频芯片到系统协同设计》
芯和半导体总裁助理黄晓波在《EDA + AI赋能射频芯片到系统协同设计》的主题演讲中，系统剖析了 5G/6G 通信、卫星互联网与智能汽车等高频场景下的电磁协同设计瓶颈，并给出从“单点制胜”迈向“STCO系统级协同优化”的全链路EDA闭环。
从“单点制胜”迈向“STCO系统级协同优化”：高频、高速与毫米波系统的演进，使得芯片、封装、模组与PCB板之间的寄生耦合急剧放大，孤立的“单点芯片设计”已无法满足整机性能要求。黄晓坡指出，下一代射频设计亟需转向STCO（系统技术协同优化）设计理念，建立覆盖器件建模建库、片上电路、封装/模组、板级匹配网络到整机系统的全链路EDA闭环。
多物理场高精度求解引擎：芯和半导体构建了包含加速矩量法（MoM）片上无源电磁仿真引擎IRIS、三维高频电磁分析Hermes 3D、板级信号与电源完整性分析Notus、以及系统级电热/流体仿真Boreas等多物理场协同工具链，全面应对趋肤效应、邻近效应以及电热耦合带来的工程挑战。
AI多智能体驱动研发提效：通过在仿真与设计空间探索中深度引入XAI智能体，在器件建模、参数调优与复杂热力分布预测等环节实现了秒级响应，成功将传统耗时数小时乃至数天的多物理场仿真优化周期缩短至秒级，大幅加快了复杂射频硬件系统的研发迭代步伐。
底座重构与高性能硬件：开源架构赋能智能体与高端模拟IC自主化
在EDA与算法日新月异的同时，底层通用算力底座与关键高性能核心芯片/IP，直接决定了国产半导体系统能力的物理上限。
蓝芯算力生态营销负责人许庆伟围绕算力基础设施作了题为《RISC-V智能体一体机的优势场景》的演讲，剖析了智能体时代的算力架构瓶颈并给出了“算力本地化、数据本地化、成本本地化”创新解法。
传统服务器架构错配与成本重心转移：随着AI应用全面落地，算力成本结构发生质变，大模型全生命周期的成本重心已从一次性的规模预训练转向高频在线推理与强化学习（占据总运营成本的80%左右）。然而，传统通用服务器专为虚拟化或数据库等传统业务设计，计算单元与存储总线之间存在固有带宽瓶颈，导致加速硬件大部分时间处于等待数据调度的空闲状态，在推理场景下能效极低。
打造专为智能体打造的原生算力底座：针对这一困境，蓝芯算力推出了基于开源RISC-V架构的智通融合服务器CPU，采用多核异构架构，通过统一内存管理模式打破传统异构算力之间的数据搬运瓶颈，实现万亿与千亿级参数大模型的高效本地化混合调度与流畅运行。
“三个本地化”重塑产业应用范式：通过采用开源免费、零前置授权费用的RISC-V指令集，支持灵活扩展自定义向量指令，实现计算能效大幅跃升并带来两位数百分比的结构性成本降低；更依托“算力本地化、数据本地化、成本本地化”的全新范式，结合芯片级内置国密硬件安全启动与安全模块，确保敏感行业实现真正的“数据不出域”与合规自可控，为医疗、金融、政企等六大核心智能体落地场景提供了坚实支撑。
成都华微转换器中心副主任陈磊在题为《高速高性能电路中的时钟芯片设计》的报告中，展⽰了国产集成电路在极具挑战的高端混合信号设计与关键IP领域的硬核突破。
高端信号链核心技术填补空白：时钟与数据转换系统是雷达通信、高性能测控与智能计算系统的“神经中枢”与“心脏”。陈磊介绍了成都华微在超高速模数转换
（ADC/DAC）与高性能时钟驱动领域的最新成果，包括正式发布的超高速ADC产品CSD08B64G（8位、64GS/s采样率）与CSD12B40G（12位、40GS/s采样率），成功填补了国内超高速转换器领域的空白，并在国际同类技术中保持领先。
超低抖动与皮秒级高精度时钟控制：高性能系统对时钟抖动极其敏感，陈磊详细披露了国产高速时钟驱动芯片的关键性能指标：芯片时钟抖动在100Hz至100MHz积分区间内达到44fs（飞秒）的极低水准，归一化噪声平底达到-233dBc/Hz；内置VCO输出频率覆盖10-17GHz，外接VCO可达8-16GHz；同时，芯片集成了具备10ps以内微小步进的高精度模拟延时及4095阶数字延时调节功能，为多通道相控阵、高速SerDes及超高速ADC采样同步提供了高功率、超低相噪的时钟参考。
工程化闭环与品质护航：攻克量产爬坡与可靠性验证难题
芯片设计与仿真仅仅是半导体全生命周期的前端环节，一款芯片能否真正走向市场并取得商业成功，取决于其能否跨越从设计流片到规模量产的“死亡之谷”。
广电计量：《攻克验证滞后与良率爬坡难题——广电计量集成电路快速工程化量产技术解决方案》
广电计量集成电路量产研发经理邓艺华在题为《攻克验证滞后与良率爬坡难题——⼴电计量集成电路快速工程化量产技术解决方案》的分享中，深入剖析了国产芯片从研发走向产业化面临的实际阻碍。
芯片量产的核心痛点：当前集成电路产业普遍面临研发到量产周期过长、工程验证难以快速落地、测试良率爬坡缓慢以及试制与量产综合成本高昂的核心痛点。芯片企业在Tape-out（流片）后，如何以低成本快速实现工程化量产并提高故障覆盖率，直接关乎企业的生死存亡与产品生命周期的长短。
贯穿全流程的四维测试闭环：邓艺华指出，测试是保证芯片设计符合性与交付质量的关键手段，必须将测试能力深度贯穿于产业链各环节，形成四位一体的工程化测试矩阵：
1. CP（晶圆级测试）：针对晶圆级模块进行早期功能与性能筛查，提前拦截裸晶缺陷；
2. FT（封装级成品测试）：确保封装后芯片的各项电气指标符合规格书要求；
3. SLT（系统应用级测试）：在模拟真实终端应用场景的板级环境中进行功能与极限性能压力测试，消除潜在隐性失效；
4. RT（产品级可靠性测试）：对芯片进行长期工作寿命、环境应力与结构完整性考核。
高标准车规验证助力本土芯片突围：邓艺华特别强调了高可靠性领域（如智能汽车）对质量管理的极高要求，通过深度整合晶圆测试、成品测试与AEC-Q100等严苛车规级可靠性验证标准体系，提供一站式工程化量产技术服务，帮助国内芯片企业有效缩短良率爬坡周期，大幅降低量产试错成本，为国产高可靠芯片的商业化规模应用筑牢质量防线。
综合本次论坛各位专家的真知灼见与前沿技术成果，当前国产EDA、IP与IC设计产业的发展脉络呈现出四大鲜明的演进趋势：
设计范式：从“辅助工具”迈向“Agentic闭环”，强调确定性签核
EDA工具正由被动的人工脚本与固定流程，向自主决策、意图驱动的Agent工作流跃升。然而，产业界清醒地认识到AI的信任边界——不能以生成式AI的概率性替代硬件验证的确定性，必须通过“快速内循环推测+权威外循环验收”的双层架构，将大模型的推理能力锚定在可审计、可追溯、可复核的工程事实之上。
物理架构：从“单点二维”走向“3D-IC与STCO多物理场全栈协同”
面对先进制程物理瓶颈与高频无线互联需求，依靠单个Die或孤立层次优化的模式已走到尽头。无论是基于iEDA-3D构建的三维异构统一数据模型，还是面向射频系统由芯和半导体倡导的从芯片到整机的STCO协同优化，多物理场联合求解（电、磁、热、应力）与跨层协同设计已经成为国产EDA实现弯道超车的核心阵地。
核心硬件：开源架构深耕智能体负载，高端混合信号IP突破技术封锁
在芯片架构与硬件层面，工作负载正全面转向大模型推理与智能体交互，以蓝芯算力为代表的开源RISC-V架构智通融合服务器，通过统一内存与自主扩展，正以“三个本地化”开辟自主算力新赛道；而在底层模拟与混合信号领域，成都华微在数十GS/s超高速ADC与飞秒级超低抖动时钟芯片上的重大技术突破，填补了国内关键基础元器件的长期空白，为国产雷达、高速互联与高端测量系统提供了强劲的基石支撑。
产业闭环：设计验证与工程量产紧密咬合，以体系化质量构筑竞争力
先进制程与复杂芯片开发的商业成功，不再仅仅停留在设计图纸与仿真波形上，而是延伸到了流片后的良率爬坡与可靠性验证。广电计量所展现的一站式快速量产解决方案，体现了国内集成电路产业生态正加速成熟——通过将CP、FT、SLT、RT与国际车规标准深度绑定，以系统化、工程化的测试验证手段打通研发到量产的最后一公里，全面提升产品交付质量与生命周期价值。
本届论坛不仅全方位展现了国产EDA、IP与IC设计企业在学术创新与工程实践上的硬核突破，更勾勒出一条软硬协同、智能驱动、物理升维与量产闭环的完整产业演进脉络。面对全球半导体格局的剧烈调整，国产芯片设计产业链正以系统级的技术自信与敏捷进化能力，直面复杂场景与算力时代的更高挑战。
