英特尔、台积电和三星正在争相交付完整三维集成电路的所有基础组件，这些组件将在未来几年内的某个时间点，以最低功耗增加的代价，实现性能的数量级提升。产业界的注意力一直集中在制程节点的进步上，但一次成功的三维集成电路的制造，远比缩小数字或逻辑电路更复杂，需要考虑到的问题也更加全面。它需要将新材料和处理更薄基板的工艺相结合。这会涉及不同的背面供电方案、多种类型的桥接器、多裸片通信的接口标准以及新型互连技术和方法，并且将还需要电子设计自动化工具与方法论的实质性变革、数字孪生、多物O理场仿真以及工程团队与流程的重组，还需要在设计到制造流程的多个阶段中融入人工智能。三维集成电路在代工厂的内部战略规划图中已存在十余年，但直到两年前ChatGPT推出及随后的AI数据中心建设，全裸片堆叠方案才真正获得发展动力。此后，焦点一直集中在功耗与性能的同步重大改进上，而实现这一目标的最佳途径是分解系统级芯片、并行化海量计算单元，并减小信号在不同处理单元与存储器之间来回传输时的距离、电阻和电容。功耗与性能同步改进的目标已被业界充分理解，但实现这一目标所需的技术仍在开发中。这解释了为何所有代工厂都已宣布，计划在未来数年各投入约1000亿美元，以实现三维集成电路的量产。仅依赖平面维度上不断缩小电路尺寸，从而带来的功耗、性能及面积/成本优势，从技术或经济角度而言已不再足够。“晶体管技术与先进封装集成必须齐头并进，才能为客户提供完整的产品级解决方案，”台积电业务发展高级副总裁张晓强（Kevin Zhang）表示，“三维制造技术的系统性方案，对我们已变得至关重要。”有充分记录表明，信号在平面系统级芯片中的传输速度，比在系统级封装中不同裸片之间的传输速度更快。但当数字晶体管仍在不断缩小时，SRAM和互连线却未能同步缩小。在先进制程中，将所有组件集成到单一光罩尺寸的裸片上，常常导致低良率以及首次流片成功率的显著下降。系统公司和先进处理器供应商已做出应对方案，他们开始分解系统级芯片，并将其转变为先进封装中的小芯片（Chiplet）组合。小型专业化的小芯片的良率，高于大型系统级芯片，且每个小芯片的设计成本更低。理论上，为提升性能，可定制化封装的小芯片数量没有上限。然而，当数据需要在存储器与处理单元之间频繁移动时，这些多裸片组件的性能急剧下降。这就是众所周知的内存墙，它是距离与信号在导线中传输速度的函数。高带宽内存（HBM）对于L3缓存足够有效。由于其更宽的通道（HBM4为2048通道），它比标准DRAM快得多，这有助于降低电阻和电容。但SRAM仍然更快，使其成为L1和L2缓存的首选存储器。SRAM通常配置有六个晶体管，与使用一个晶体管加一个电容器的DRAM相比，SRAM显著提升了访问速度。混合方法有助于缓解问题，堆叠更多HBM层亦是如此。三星、SK海力士和美光是仅有的HBM制造商。三星以此为契机，开始为特定工作负载定制HBM。但最优解决方案是同时增加HBM和SRAM，代工厂的最新技术规划图展示了不同存储器的复杂组合，通过极窄的互连间距，优化数据转移。英特尔的最新架构展示了14A逻辑层直接堆叠在SRAM计算单元之上。图1：英特尔的3D-IC概念——14A小芯片通过EMIB桥接技术连接到I/O，封装在SRAM之上，并由HBM环绕提供L3缓存。“每个人都在谈论内存墙，”英特尔代工高级副总裁兼总经理凯文·奥伯克利（Kevin O'Buckley）表示，“随着我们扩展越来越多的处理器核心，并将计算性能推向更高水平，满足内存墙的技术需求成为优先事项。3D芯片构架是一种范例，使我们能将裸片面积的绝大部分用于SRAM。”然而，这种方法需要一种完全不同的芯片组装方式。目标是通过增加另一层处理单元和存储器，使它们成为单一系统，从而将晶体管密度翻倍。“我们从正面对背面集成开始，将两个裸片结合在一起，”台积电的张晓强表示，“我们还在开发正面对正面集成，允许客户最大化两个裸片之间的互连密度。若观察我们将裸片堆叠时的混合键合间距，它将从9微米持续缩小至6微米，并一路降至5微米及以下。组合方式将包含正面对背面、正面对正面两种，以应对不同应用场景。” 图2：台积电的3D-IC路线图展示不同集成策略。来源：台积电在去年春季的一次演讲中，三星代工业务发展副总裁Taejoong Song展示了一条技术路线图，其特点是将逻辑单元堆叠后，安装在一个基板上，然后将2纳米（SF2）裸片堆叠在4纳米（SF4X）裸片之上，并安装在另一基板上。这本质上是一个置于2.5D封装上的三维集成电路，有时称为3.5D。Song表示，代工厂将从2027年开始将SF1.4堆叠在SF2P之上。无论叠层架构的布局如何，散热问题仍是最大挑战。三维集成电路进展如此缓慢，散热问题是最常被提及的原因。此后，情况已发生较大改变，先进芯片制造商始终对芯片性能与功耗有更高的需求，需要业界协同努力，来综合解决性能、功耗、散热的问题。尽管该技术的交付日期仍不明确，但台积电、英特尔、三星三家代工厂现在均在其技术规划图中展示了三维集成电路。部分解决方案可能是结合最新工艺节点与N-1或N-2节点开发的逻辑单元，但更长远的目标是实现芯片更紧密的集成，使其表现为单一系统，并通过高速接口连接到已从SOC中剥离的其他关键组件。过去几年已出现多种有效管理热量积聚的技术方案，但并非所有方案都适用于大规模量产。这些方案包括：- 散热通孔：硅通孔可用于将热量直接从处理单元传导至封装外部的散热器。这一方案的技术挑战在于如何确定这些微型导热通路的数量和位置，因为不同工作负载会产生独特的热分布场。
- 蒸汽腔散热技术：此方法工作原理类似蒸发式冷却器。当气体通过湿垫时吸收液体，随后蒸发，将部分热量转移至外部散热器。此方法的初始实验失败，因为目标设备是手机——它们不断被移动和摇晃。但在数据中心中，服务器机架在使用时固定不动，使此方法更可行且成本相对较低。
- 微流体技术：此构想可追溯至1980年代，当时大型机需要水冷（现在对某些系统而言，水冷方案仍旧是可选项，但介质不一定用水）。冷却系统的升级困难，且如所有管道工程一样，有时会泄漏。当风冷小型机和装满刀片式PC服务器的机架被安装时，许多客户将水冷方案视为巨大优势。随着更高晶体管密度和更高的工作负载，液体在微通道中的流动再次成为研究热点。
- 导热界面材料：这些材料以垫片、膏体和固体形式存在——最近还有碳纳米管——虽然这些材料能有效导热，但较为昂贵，且长期可靠性未经充分验证。行业仍在努力确定最佳导热材料、组合方式及规模经济的生效临界点。
- 浸没式冷却：尽管听起来违反直觉，但电子设备可以浸入惰性液体中，而不会短路。此方案的挑战是可重复使用性、可持续性和成本。
增加多裸片组件中的晶体管数量，也加剧了布线的密度。先进的布局布线工具已能自动化处理大部分问题，但它们未能解决为所有晶体管供电的问题——这对维持芯片的性能至关重要。这就是为什么三大国际代工厂均已开发或正在开发背面供电（BPD）技术：- 英特尔的PowerVia 背面供电技术将于今年随18A节点的RibbonFET纳米片晶体管推出；
- 台积电将于2026年下半年推出采用A16节点的超级电源轨背面供电技术；
- 三星将在2027年2纳米节点提供SF2Z 背面供电技术。
背面供电技术，将芯片供电电路移至芯片外部，缩短了电力传输距离，并简化了信号通过芯片内各金属层的传输路径。因此，采用背面供电技术后，在裸片之间，信号电路的布线可更为简洁和直接。“你有能力在裸片之间拥有成千上万的硅通孔，”Cadence高级产品群总监米克·波斯纳（Mick Posner）表示，“这很棒，但它们每比特需0.003皮焦耳，这很微小。然而，当你将所有硅通孔塞入1平方毫米时，功耗会累加。你需要热点分析，并且管理功率包络(Power envelope)以及该高计算负载裸片的其他任务，这将是一个有难度的技术挑战。功耗密度已经很高了，而且我们已经看到，热膨胀会导致裸片堆叠层的相互分离。这个方案中，存在诸多技术挑战，但也确实有提升芯片性能的潜力。你只能将芯片扩展到如此宽度，现在必须向垂直方向发展。那么，为何不建造一座摩天大楼呢？”这是总体构想。但想要充分发挥裸片堆叠这一3D架构的优势，这些裸片层需要变得更薄，以缩短信号传输距离。此外，并非所有功能模块都需要堆叠。例如，HBM可设计为环绕式分布，围绕在逻辑芯片堆叠模块的四周，再通过高速连接，与I/O和其他存储器互连。为加速推进这一技术方案，部分连接可能采用光学接口和共封装光学元件。所有主要代工厂均在其技术路线图中提到了共封装光学元件。和电子相比，光能在更低功耗和更少发热量的条件下，实现极速数据传输。 图4：台积电计划在其3D-IC模型中纳入共封装光学元件 “光学互连相较传统电气I/O具有显著优势，”英特尔代工首席技术运营官兼总经理Naga Chandrasekaran在近期演讲中表示，“在中介层边缘的布线密度的改进方面，光学互联在带宽、延迟和能效上具有优势。当我们能将光学互连提升至裸片到裸片的层面，并结合英特尔的先进封装能力，此方案将为3D芯片架构和拓展人工智能的解决方案两个领域，提供显著的技术优势。此外，在计算领域，通过光学共封装方案，我们能提供更低延迟和更高吞吐量。”如同三维集成电路中的大多数设想，这一方案实际做起来会比听起来难得多。首先，光不会转弯，因此波导不能有直角。此外，波导还需要光滑的界面，因为任何表面粗糙度都会产生与电气互连中类似的线边缘粗糙度相同的效应。最重要的是，光信号受热量的干扰，可能导致其在不可预测的工作负载下，偏移超出预期。“如今计算系统的现实是，它不再只是局限于一块电路板，”英特尔的奥伯克利表示，“多数情况下，它甚至不只局限于一个数据中心的机架。若观察当今地球上某些最大系统公司的做法，如超大规模企业（Hyperscaler）或英伟达，在搭建其自己的AI系统时，在性能指标的考量上，连接性与计算能力同等重要。铜线世世代代一直是我们行业的支柱，而光曾用于连接不同的小城镇。现在，光学器件允许TB级带宽在机架间连续传输，这至关重要。过去这种连接发生在交换机层面，但由于这些系统间传输所需的连续性和低延迟，我们现正讨论将光学器件直接驱动至计算单元集群，而非通过交换机。这是行业未来必然的发展方向。”对此，部分解决方案是光学元件的智能布局。“这很大程度上取决于你的激光源位置，”奥伯克利表示，“当前光学领域的部分创新在于，像多路复用技术（MUXing）的元件往往对温度不太敏感。你可将它们置于计算单元附近。然后对于激光源和某些传感设备，它们的性能受温度影响更为显著，你可将它们移远一些。以这种方式布局部分光学器件，可让你某种程度上将激光元件的布局位置分离，这是一些公司选择的做法。”台积电的张晓强表示，光子学也可用于降低芯片热量。“近期我们将看到客户采用集成硅光子学将信号引出，以实现芯片间的互连。众所周知，在信号传输方面，光子远比电子高效。电子在计算方面极佳，但在信号传输上，光子更优。”张晓强先生提到另一个关键选项是集成电压调节器，它将进一步提升能效。“这非常重要，因为客户或未来的AI产品希望集成多个逻辑单元和多个HBM。它们具有巨大的功耗。若观察当今先进的AI加速器，我们通常谈论1000瓦的功耗水平，但未来功耗水平将是数千瓦级。将电源输入此类封装非常困难，因此通过集成电压调节器，可以降低电流需求，因为凸点数量有限，无法承载如此大的输入电流。”这反过来也减少了封装内的整体发热量。可能有点反直觉，但最大化三维集成电路的性能优势，需要持续推进先进工艺节点。原因与其说在晶体管的性能——尽管芯片制造商当然能充分利用它——不如说在动态功耗密度。更小的晶体管能效更高，有助于减少大型数据中心的发热量，并降低能源成本。此外，从鳍式场效应晶体管（FinFET）向全环绕栅极场效应晶体管（GAA）的过渡，减少了静态漏电流。静态漏电流在晶体管关断的状态下也会产生热量，并积聚在封装中。以台积电即将推出的A14节点为例，这是该代工厂继2纳米之后的下一个完整节点。“A14的性能优势相较前一个工艺节点，提升非常显著，”张先生表示，“它提供高达15%的速度提升、30%的功耗降低及1.23倍的逻辑密度。整体芯片密度至少1.2倍，因此这是一项极其重大的技术进步。该技术还具备NanoFlex Pro特性。这确实是设计技术协同优化的成果，允许设计者以非常灵活的方式设计产品，实现最优功耗和性能优势。该技术将于2028年投产。”张晓强先生指出，该节点的首个版本不包含背面供电，后者将于2029年的第二版A14中加入。英特尔的RibbonFET是该代工厂对全环绕栅极场效应晶体管（GAA）的命名，其中包含针对“带状”结构的客户定制选项。当然，芯片的尺寸缩小仍存在常见问题。三维集成电路堆叠架构中，更薄的介电层可能更容易被击穿，导致串扰和其他潜在信号中断。更薄的裸片也同样如此，薄裸片丧失了较厚基板的绝缘特性，并加速了时间相关的介电击穿（TDDB,time dependent dielectric breakdown）。这些问题将极大影响行业设计和组装这些堆叠层的方式，使布线更复杂，并需要显著更多的仿真、模拟、验证和调试工作。“3D堆叠架构，是芯片扩展到数千亿乃至数万亿晶体管的唯一途径，”Synopsys总裁兼首席执行官Sassine Ghazi在近期演讲中表示，“但当你开始扩展至如此复杂度时，实现性能或功耗目标的唯一途径，是在互连层面提升效率，并高效架构多裸片系统。裸片可能来自不同的制程，甚至不同的代工厂。你必须验证和确认架构，以交付此先进封装方案。”三维集成电路的初步应用，将在AI数据中心的内部，但一旦制程稳固，且技术问题解决，此方法可更推广至更多的应用场景，并采用更有针对性的组件组合。是否所有场景都需要完整的三维集成电路，或仅需这一技术的部分核心组件，仍有待确定。尽管如此，堆叠裸片过程中，解决的技术问题将具有重要的价值。“我们认为移动创新存在巨大空间，”台积电的张晓强先生表示，“我们认为增强现实眼镜是未来业务增长的机遇。这些眼镜透明、尺寸小，可全天佩戴。为满足全天电池使用、提供全部计算能力，你需要先进的硅技术、大量传感设备、以及它们相互的连接。”人形机器人同样如此，他表示。“汽车行业希望实现自动驾驶。你可将汽车视为构建机器人的第一步。汽车是简单的机器人，仅将你从A地送至B地。但在未来，若你真正希望机器人与人互动，并协助处理日常杂务及人类不愿做的诸多事务，你需要构建所谓的人形机器人。若深入这些机器人内部，你会看到大量的硅技术。首先，你需要良好的人工智能能力，因此，需要先进的硅技术以支持人工智能，还有良好传感能力、优质的电力输送。此外，你还需要大量集成控制器，以提供在不同条件下运行的能力。”不同代工厂在开发三维集成电路所必需的组件方面，处于不同阶段，没有哪家代工厂能一次性解决所有问题。芯片行业如今更为宽容，随着供应链受到地缘政治动荡的持续影响，芯片制造商正寻求更多的供应商来源和更多种的技术选项。“我们同时面临挑战、机遇和困境，”西门子EDA首席执行官迈克·埃洛（Mike Ellow）表示，“世界依赖于一个弹性、稳健、分布式的先进节点硅供应链。此外，我们需要一套融合人工智能的技术，用于连接更广泛的生态系统，以实现所有设计内容的创建。”*参考资料：
*原文作者：Ed Sperling
https://semiengineering.com/three-way-race-to-3d-ics/
*编译：Jackson He
2025湾芯展-技术论坛预告（2025.10.15-10.17）
