在2025年6月，中国信通院与腾讯牵头，与合见工软联合成立“ODCC AI网络联合实验室”。该实验室以智算创新为引擎，驱动算力资源高效协同，重点聚焦以太超节点组网技术创新。历经三个月的时间，联合实验室系统性地推进了一系列工作：从设定测试目标，到搭建测试环境，完成用例开发，以及实施一系列测试项。
在9月11日的网络分论坛上，合见工软技术总监齐一健发表题为《AI网络联合实验室突破互联壁垒加速协议应用》的技术演讲，介绍了AI网络联合实验室针对ETH-X scale-up网络协议事务层协议原型机和真实51.2T交换机实测结果分享。
随着大语言模型规模的持续增长和相关应用的广泛普及，智算芯片对算力的需求呈现指数级增长，进而推动了芯片底层互联技术的迅猛发展。在这一背景下，智算芯片的互联技术在带宽、延迟和互联结构等方面面临着前所未有的挑战。从传统的多卡直连到超节点组网，原有的卡间互联协议已难以应对日益增长的需求。随着高速Serdes技术的成熟，新型互联协议在智算芯片的Scale-Up组网中扮演了至关重要的角色。
Scale-Up协议的可靠性、完整性、可实现性、生态适配，都需要有效的研发手段和开发方式，相关IP需要在提供给芯片厂商使用的时候就能达到较好的状态。合见工软现可为ETH-X Scale-Up协议提供商业化标准IP，包括：标准传输层IP+标准以太网MAC/PCS/FEC，IP级别的仿真验证环境（VIP）及完整的技术文档。
针对Scale-Up传输协议复杂度高、实现难度大等特点，合见工软可为AI网络联合实验室提供成熟的ETH-X Scale-Up协议的组网验证原型平台，使用全速的400G接口对接51.2T交换机，实现多节点ETH-X 传输协议的组网验证，提供开放、易用的验证框架，并可扩展至8节点、16节点乃至最高128节点验证规模，助力GPU/AI芯片企业快速完成协议评估与IP集成，缩短研发周期，并提供软硬件协同开发支持。
在现场分享中，齐一健通过ETH-X Sacle-Up协议组网的承载效率、时延测量、吞吐率等多维度的实际测试结果，验证了合见工软的相关技术方案的可行性与先进性。
在活动现场，合见工软在ODCC联合展位展出合见工软自主自研的智算组网类IP方案及基于FPGA的组网验证平台，其具体包括：
高带宽、低延迟、高可靠性的智算网络IP解决方案UniVista RDMA IP，助力智算万卡集群，主要功能包括支持200G、400G带宽的完整RoCEv2传输层、网络层、链路层、物理编码层，可帮助芯片设计人员实现快速的RDMA功能集成，解决智算芯片的高带宽需求问题，可广泛应用于AI、GPU、DPU等多类芯片设计中，相比于传统25G/50G RDMA互联方案，性能更领先，已实现在AI和GPU等领域的国内头部IC企业中的成功部署应用。
针对智算网络Scale-up ETH-X传输层协议的IP解决方案UniVista Protocol of Accelerated eXchange Interconnect IP（简称UniVista PAXI IP），该协议设计不仅支持内存语义，还具备低延迟、高带宽和高可靠性的特点，能够支持多达256/512卡的全互联，支持使用通用以太网交换机组网。同时合见工软还推出了标准的IP和VIP产品，包括：传输层(PAXI IP) 、标准200G/400G/800G MAC/PCS/FEC IP，以及一套完整的组网验证方案，为智算芯片的高效互联设计提供了强有力的技术保障。
现场展示的组网验证平台依托于合见工软的全场景验证硬件平台UniVista Unified Verification Hardware System（简称“UVHS”），其已在客户处实际商用部署的最大系统达到160颗VU19P级联，超过60亿逻辑门，得益于核心技术全局时序驱动的自动分割引擎，在超大型系统场景下仍能保持10MHz的高运行性能。经由市场打磨，已在多家客户的主流大芯片项目中部署，实现了多家客户全芯片级别的软硬件验证并协助客户成功流片迭代，客户包括中兴微电子、燧原科技、清华大学、达摩院玄铁、北京开源芯片研究院等。
2025年，合见工软推出了下一代全场景验证硬件系统UniVista Unified Verification Hardware System Gen2（UVHS-2），最大可级联高达192片AMD Versal™ Premium VP1902 Adaptive SOC，为大规模 ASIC/SOC 软硬件验证提供多样化应用场景设计，可广泛适用于 AI 智算、数据中心、HPC 超算、智能驾驶、5G 通信、智能手机、PC、IoT 等各类芯片的开发过程。作为高效的软硬件验证解决方案，UVHS-2能够大幅缩短芯片验证周期，加速芯片上市进程。
相较于上一代产品 UVHS，UVHS-2 在多个关键性能指标上实现了显著提升：容量提升超 2 倍，运行性能提升 1.5-2 倍，调试容量和带宽提升 4 倍。其基于 AMD Versal™ Premium VP1902 Adaptive SOC，FPGA 核心性能最高可达 100MHz。在扩展规模方面，UVHS-2 系统最大级联规模可达 192 颗，逻辑门数量超过 150 亿门。借助合见工软核心技术——全局时序驱动的自动分割引擎，即便在超大规模系统场景下，仍能保持 10MHz 以上的 FPGA 跨片性能。UVHS-2也提供充足且可配置的互联通道，能够灵活支撑系统扩展需求。
基于FPGA的组网验证平台的UniVista RDMA IP和UniVista PAXI IP产品演示具体包括：
通过400G 以太网协议以及合见工软降速桥设备，完成和真实交换机的对接；
在两个HOST主机上运行相应的驱动程序；
通过专用的DMA逻辑完成交换机的组网；
支持两个HOST基于内存语义操作直接访问另一侧的内存空间；
通过PAXI的端到端流控完成跨交换机的流量控制；
通过端到端的重传(L2 Retry)保证不丢包。
合见工软的智算网络Scale-out应用解决方案UniVista RDMA IP可以和针对智算网络Scale-up应用的ETH-X传输层协议解决方案UniVista PAXI IP相互协同，进一步扩大合见工软在智算芯片互联IP技术领域的优势。
合见工软自主知识产权的全国产高速接口IP解决方案是合见工软更广泛的EDA+IP产品战略的重要组成，在IP产品的高端市场上，全面展示了合见工软公司产品的竞争优势。合见工软以客户需求为先，提供优质高效的IP产品同时，也支持各种定制化的开发需求，为客户提供整体的解决方案，协助客户设计低功耗、高性能并且具有高度差异化的芯片产品，缩短开发周期，提升良率，帮助客户提高竞争优势。
合见工软可提供的广泛IP解决方案包括：
全国产接口IP方案：UniVista PCIe Gen5完整解决方案，以太网(Ethernet)、灵活以太网(FlexE)、Interlaken等多种高速互联接口控制器，Memory接口HBM3/E、DDR5、LPDDR5 IP，先进工艺多协议兼容、集成化传输接口SerDes IP解决方案UniVista 32G Multi-Protocol SerDes IP；
智算组网类IP方案：Scale-out应用解决方案UniVista RDMA IP，Scale-up应用解决方案UniVista PAXI IP，推动智算互联的超以太网IP解决方案UniVista UEC MAC IP；
针对先进封装芯粒（Chiplet）集成的标准IP方案：国产HiPi标准IP/VIP，Chiplet国际关键标准UCIe IP，同时为了突破算力限制，合见工软提供了UCIe跨工艺互连D2D和C2C两种应用，实现了国产首个跨工艺节点的UCIe IP互连技术验证。
合见工软的高速接口IP解决方案支持多家先进工艺，已经流片验证，并已在国内领先IC企业芯片中成功部署，引领智算、HPC、通信、自动驾驶、工业物联网等领域大算力芯片的性能突破及爆发式发展。
展会期间，合见工软展台吸引大量专家、合作伙伴与行业观众驻足交流。许多参会者对该组网验证平台在高性能计算场景中的实际表现表现出浓厚兴趣，并对合见工软在高端IP和验证系统领域的技术突破给予高度评价。
合见工软将持续深耕数字芯片设计与验证环节的核心技术，与ODCC及产学界携手推动数据中心与智算网络的基础设施升级！
关于合见工软
上海合见工业软件集团有限公司（简称“合见工软”）作为自主创新的高性能工业软件及解决方案提供商，以EDA（电子设计自动化，Electronic Design Automation）领域为首先突破方向，致力于帮助半导体芯片企业解决在创新与发展过程中所面临的严峻挑战和关键问题，并成为他们值得信赖的合作伙伴。
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