【半导体设备】AI 算力狂飙的幕后推手！混合键合 5 大关键认知

我们正处在一个对算力需求呈爆炸式增长的时代。从训练庞大的人工智能模型到驱动下一代高性能计算，我们对更快、更强芯片的渴望似乎永无止境。然而，一个广为人知的事实是，长期以来驱动半导体行业发展的摩尔定律正在显著放缓。传统的通过不断缩小晶体管来提升性能的路径，已经越来越艰难。

那么，问题来了：如果缩小晶体管不再是唯一的答案，我们的设备是如何继续变得更加强大的？答案隐藏在一个许多人并不熟悉的领域——“先进封装”。这片新的前沿阵地正在重新定义芯片性能的边界，而其中的一项核心技术，即“混合键合”（Hybrid Bonding），正扮演着革命性的角色。

本文将为您揭示关于这项颠覆性技术的五个关键认知，帮助您理解它为何是驱动未来AI算力的幕后英雄。

摩尔定律的“新引擎”：性能提升的秘密不在“缩小”，而在“堆叠”

在过去，芯片性能的提升主要依赖于制程工艺的不断微缩。但当工艺节点进入7纳米以下时，行业普遍面临着“功耗墙、内存墙、成本墙”这三重难以逾越的瓶颈。正如行业数据显示，摩尔定律的增长曲线已明显趋于平缓。此时，先进封装应运而生，成为了驱动算力持续增长的“后摩尔时代”新引擎。

简单来说，先进封装不再仅仅关注单个芯片内部的优化，而是通过将多个芯片（Chiplets）进行高密度集成和互联，在系统层面释放出巨大的算力潜能。它将性能提升的思路从二维平面的“缩小”转向了三维空间的“堆叠”。

混合键合正是实现这一转变的关键使能技术。通过实现芯片之间前所未有的紧密连接，它为3D堆叠和Chiplet（芯粒）架构的实现铺平了道路，成为克服单芯片设计极限、延续摩尔定律精神的核心力量。

不只是更好，而是颠覆：连接密度千倍、能耗降低十倍的飞跃

混合键合的核心，是用一种原子层级的、无缝的铜-铜（Copper-to-Copper）直接键合，取代了传统上连接芯片的微观焊料“桥梁”（即焊料凸块）。这种看似简单的改变，却带来了性能上的巨大飞跃。

这项技术能够实现小于10微米（μm）的超精细互连，其间距精度可达0.5至0.1微米的惊人范围。为了更直观地理解其优势，我们可以将其与应用广泛的倒装芯片（Flip Chip）技术进行比较：

• 连接密度 (Connection Density):
  混合键合可达到每平方毫米1万至100万个连接点，而倒装芯片仅为25至400个。这意味着单位面积的I/O接点数量提升了千倍以上。
• 能耗 (Energy Consumption):
  混合键合的每比特数据传输能耗低于0.05皮焦（pJ/bit），而倒装芯片则为0.5皮焦（pJ/bit），能耗降低了十倍之多。

这并非一次渐进式的改良，而是一次彻底的“数量级提升”。更高的连接密度意味着更宽的数据传输带宽和更强的性能，而更低的能耗则直接解决了高性能计算中的功耗瓶颈。

AI大爆发的隐形基石：下一代HBM和AI芯片的“必需品”

随着AI技术的飞速发展，混合键合正迅速地从一个“先进选项”转变为AI时代的核心基础设施。它对于下一代AI硬件的实现至关重要，尤其是在两个关键领域。

首先是高带宽内存（HBM）。未来的HBM5标准为了满足AI模型对海量数据的吞吐需求，计划将内存堆叠层数提升至20层甚至更高。根据JEDEC标准，封装模组的高度极限为775微米。在如此高的堆叠下，传统微凸块技术因其自身高度的累加，已无法满足这一物理约束，而混合键合的“无凸块”结构则完美解决了这个问题，成为实现超高层数HBM的“必然选择”。

其次是高性能AI芯片本身。以台积电的SoIC（System on Integrated Chips）技术为例，它利用混合键合将不同功能、不同工艺的Chiplet（芯粒）无缝集成在一起，使其在性能上媲美一颗巨大的单体芯片，同时又具备了异构集成的灵活性和成本优势。可以说，下一代AI芯片的强大算力，将直接建立在混合键合技术成功量产的基础之上。

绝对的王者与飞速的追赶者：一家荷兰公司如何主导市场

这样一个决定未来算力格局的关键技术，其上游设备市场的竞争格局却出人意料地清晰。目前，全球混合键合设备市场由一家荷兰公司——BESI（BE Semiconductor Industries）牢牢主导，占据了约70%的市场份额，是该领域的“绝对龙头”。其旗舰键合设备Datacon 8800 CHAMEOultra plus AC能实现100纳米级别的对准精度，同时达到每小时2000颗芯片（2000 CPH）的惊人吞吐量，代表了行业的最高水平。

然而，在海外厂商占据主导地位的同时，中国本土供应商也正在实现“从零到一的突破”。一批本土企业正加速追赶，并取得了实质性进展：

• 拓荆科技：
  晶圆对晶圆键合产品(Dione300)已实现量产，并获得复购订单，芯片对晶圆键合表面预处理产品(Pollux)已出货至客户端验证；
  
  
• 华卓精科：
  在超精密测控技术的基础上开发了HBS 系列全自动晶圆混合键合系统，对准精度为200nm，能在室温下完成直接键合；
  
  
• 迈为股份：MX-11D1
  用于300mm晶圆级熔融/混合键合工艺，集成了EFEM、等离子表面处理、表面亲水处理、高精度晶圆对准/键合、对准偏移红外量测、机械解键合等工艺单元，适用于CIS，3DNAND，DRAM,MicroLED等。设备拥有:整机模块化设计，方便安装调试和维护;配备高精度主动找平机构，稳定性好;超高精度微动/宏动台，Resolution<2nm;内环境达Class1等级;成熟的软件框架，UI设计简洁，逻辑清晰，功能丰富;关键部牛自制，如气浮块，柔性铰链，微动/宏动运动台。
  
  

这种“海外主导、国产突破”的动态格局，预示着未来市场的竞争将更加激烈。本土厂商面临的主要挑战，不仅在于追赶行业领导者的亚微米级精度，更在于实现大规模量产所需的高吞吐量与高可靠性。

极致的精密：在比ISO 5还洁净100倍的环境里实现纳米级对准

混合键合技术带来的巨大性能优势，背后是极其严苛的制造挑战。这充分体现了现代半导体制造工程的精密程度，也解释了为何只有少数公司能够掌握这项技术。其主要难点包括：

• 良率问题 (Yield Issues):
  芯片与晶圆之间需要实现亚微米级的对准，这是核心难点。由于是层层堆叠，任何一个芯片上出现一个无法修复的微小缺陷，都可能导致整个价值不菲的堆叠模组直接报废。

   
• 洁净度需求 (Cleanliness Requirements):
  该工艺要求在ISO 3或更高级别的洁净室中进行，这比传统的ISO 5标准洁净室要干净100倍。为了追求更高的良率，台积电、英特尔等行业领导者甚至正在向ISO 2乃至ISO 1级别的极限洁净度迈进。
  
  
• 表面光滑度需求 (Surface Smoothness):
  为了实现完美的铜-铜直接键合，芯片表面必须通过化学机械抛光（CMP）达到原子级别的平整，其表面粗糙度要求小于0.1纳米。

这些挑战并非技术的弱点，恰恰相反，它们是这项技术强大能力的证明，彰显了其背后所蕴含的极致精密工程。

迈向垂直化未来

混合键合不仅仅是芯片制造流程中的又一个新步骤，它代表了一次根本性的范式转移。它正在开启一个“垂直”的未来，让芯片能够像建造摩天大楼一样向上堆叠，从而在有限的空间内集成无限的可能。这项技术是支撑未来十年人工智能和高性能计算发展的关键基石。

当芯片制造商成为三维“硅基摩天楼”的建筑师，一个值得深思的问题是：哪些领域将率先被这股新生的垂直力量所重塑？

参考资料：

1.东兴证券：混合键合设备：AI算力时代的芯片互连革命与BESI的领航之路

2.Advanced Semiconductor Packaging 2025-2035: Forecasts, Technologies, Applications, https://www.idtechex.com/en/research-report/advanced-semiconductor-packaging/1042