新型晶体管，为3D芯片开辟新路径

芯片制造商正努力缩小晶体管的面积，因此研究人员尝试在芯片上叠加多层器件。然而，许多实验性的3D芯片依赖于特殊材料，性能远逊于普通硅器件。但伊利诺伊大学厄巴纳-香槟分校的研究人员找到了一种利用硅材料构建3D电路的新方法。其秘诀在于一种能够在相对较低的温度下将多层纳米级薄硅片卷绕到晶圆上的工艺。

如今的3D微芯片，例如AMD MI300系列，将预制层层堆叠，并借助被称为硅通孔的金属柱将它们连接起来。然而，如何精确对准这些层之间的连接仍然是一个挑战，这限制了可实现的连接数量，也因此限制了3D堆叠技术的应用范围。

相比之下，在单片式3D芯片中，器件层直接层叠制造。这使得这些层能够以纳米级的精度进行对准，并且连接密度比当今的3D芯片高出几个数量级。

然而，实验性的单片3D芯片要求上层晶体管和其他器件的制造温度必须在400°C或更低，以保护连接各组件的线路。虽然已经使用多种材料制造了这类3D芯片，但它们的性能和可靠性都远逊于几乎所有传统微芯片中使用的金属氧化物半导体场效应晶体管（MOSFET） ，从而抵消了单片3D设计的大部分优势。

芯片制造商正努力缩小晶体管的面积，因此研究人员尝试在芯片上叠加多层器件。然而，许多实验性的3D芯片依赖于特殊材料，性能远逊于普通硅器件。但伊利诺伊大学厄巴纳-香槟分校的研究人员找到了一种利用硅材料构建3D电路的新方法。其秘诀在于一种能够在相对较低的温度下将多层纳米级薄硅片卷绕到晶圆上的工艺。

如今的3D微芯片，例如AMD MI300系列，将预制层层堆叠，并借助被称为硅通孔的金属柱将它们连接起来。然而，如何精确对准这些层之间的连接仍然是一个挑战，这限制了可实现的连接数量，也因此限制了3D堆叠技术的应用范围。

相比之下，在单片式3D芯片中，器件层直接层叠制造。这使得这些层能够以纳米级的精度进行对准，并且连接密度比当今的3D芯片高出几个数量级。

然而，实验性的单片3D芯片要求上层晶体管和其他器件的制造温度必须在400°C或更低，以保护连接各组件的线路。虽然已经使用多种材料制造了这类3D芯片，但它们的性能和可靠性都远逊于几乎所有传统微芯片中使用的金属氧化物半导体场效应晶体管（MOSFET） ，从而抵消了单片3D设计的大部分优势。

如今，科学家们已在低于200℃的温度下，利用硅材料制造出了单片3D芯片。“多年来，人们一直认为单片3D芯片的制造需要碳纳米管、金属氧化物半导体或二维半导体等新型稀有材料， ”伊利诺伊大学厄巴纳-香槟分校材料科学与工程系副教授曹青（音译）表示，“硅材料能够胜任这项工作，意味着这项技术可以直接融入现有的制造体系，从而极大地加快其实现真正应用的进程。”

新型3D芯片并非采用大多数芯片中使用的MOSFET ，而是采用无结晶体管。传统的MOSFET由n型半导体和p型半导体构成。n型半导体掺杂后含有过量的电子，而p型半导体掺杂后则缺少电子。电荷从源极进入晶体管，沿着沟道流动，最终从漏极流出。在MOSFET中，如果源极和漏极由p型硅构成，则沟道由n型硅构成，反之亦然。这两种半导体类型交汇形成的p - n结会阻断电流流动。当栅极向沟道施加电压时，电流才能流过沟道。

相比之下，无结晶体管的源极、沟道和漏极均为完全的p型或n型，因此无需形成p - n结即可工作。当在栅极施加电压时，它们导通，电流即可流通。无结晶体管最早于1925年提出，但由于制造技术的限制，直到2010年才得以制造；它们需要厚度不超过10纳米的高掺杂均匀沟道。在MOSFET中，芯片制造商使用高温来确保掺杂剂精确地位于硅晶体中所需的位置，从而形成p - n结。无结晶体管则无需如此高的温度。

“无结器件还采用了更简单的工艺流程，这可以降低成本并提高良率，”曹教授说道。

这种新型3D芯片采用晶圆级辊移印刷工艺，将厚度不超过10纳米的均匀掺杂单晶硅薄膜逐层铺设而成。“由于这些薄膜非常薄且柔韧，它们能够贴合底层表面，避免了刚性晶圆间键合中常见的空隙和翘曲问题，”曹教授说道。

“纳米薄膜能够转移到不一定完全平整的表面上这一点非常重要，因为目前工业界常用的方法要求表面粗糙度小于1纳米才能粘合在一起，而且表面必须极其平整——晶圆上的偏差只能有几微米，”印度理工学院孟买分校电气工程副教授维雷什·德什潘德（Veeresh Deshpande）说道，他并未参与这项研究。“所提出的方法简化了工艺的复杂性，并允许堆叠多层晶体管，这既适用于高级计算，也适用于DRAM等存储器。”

芯片制造商正努力缩小晶体管的面积，因此研究人员尝试在芯片上叠加多层器件。然而，许多实验性的3D芯片依赖于特殊材料，性能远逊于普通硅器件。但伊利诺伊大学厄巴纳-香槟分校的研究人员找到了一种利用硅材料构建3D电路的新方法。其秘诀在于一种能够在相对较低的温度下将多层纳米级薄硅片卷绕到晶圆上的工艺。

如今的3D微芯片，例如AMD MI300系列，将预制层层堆叠，并借助被称为硅通孔的金属柱将它们连接起来。然而，如何精确对准这些层之间的连接仍然是一个挑战，这限制了可实现的连接数量，也因此限制了3D堆叠技术的应用范围。

相比之下，在单片式3D芯片中，器件层直接层叠制造。这使得这些层能够以纳米级的精度进行对准，并且连接密度比当今的3D芯片高出几个数量级。

然而，实验性的单片3D芯片要求上层晶体管和其他器件的制造温度必须在400°C或更低，以保护连接各组件的线路。虽然已经使用多种材料制造了这类3D芯片，但它们的性能和可靠性都远逊于几乎所有传统微芯片中使用的金属氧化物半导体场效应晶体管（MOSFET） ，从而抵消了单片3D设计的大部分优势。

如今，科学家们已在低于200℃的温度下，利用硅材料制造出了单片3D芯片。“多年来，人们一直认为单片3D芯片的制造需要碳纳米管、金属氧化物半导体或二维半导体等新型稀有材料， ”伊利诺伊大学厄巴纳-香槟分校材料科学与工程系副教授曹青（音译）表示，“硅材料能够胜任这项工作，意味着这项技术可以直接融入现有的制造体系，从而极大地加快其实现真正应用的进程。”

新型3D芯片并非采用大多数芯片中使用的MOSFET ，而是采用无结晶体管。传统的MOSFET由n型半导体和p型半导体构成。n型半导体掺杂后含有过量的电子，而p型半导体掺杂后则缺少电子。电荷从源极进入晶体管，沿着沟道流动，最终从漏极流出。在MOSFET中，如果源极和漏极由p型硅构成，则沟道由n型硅构成，反之亦然。这两种半导体类型交汇形成的p - n结会阻断电流流动。当栅极向沟道施加电压时，电流才能流过沟道。

三维芯片电路图。 一种新型3D结构的每一层都包含所谓的无结晶体管。底层由具有过量移动电子的硅构成，顶层由具有过量空穴的硅构成。这些晶体管垂直连接在一起，形成互补逻辑电路。Bao Lam, Yung Man Yu, et al.

相比之下，无结晶体管的源极、沟道和漏极均为完全的p型或n型，因此无需形成p - n结即可工作。当在栅极施加电压时，它们导通，电流即可流通。无结晶体管最早于1925年提出，但由于制造技术的限制，直到2010年才得以制造；它们需要厚度不超过10纳米的高掺杂均匀沟道。在MOSFET中，芯片制造商使用高温来确保掺杂剂精确地位于硅晶体中所需的位置，从而形成p - n结。无结晶体管则无需如此高的温度。

“无结器件还采用了更简单的工艺流程，这可以降低成本并提高良率，”曹教授说道。

这种新型3D芯片采用晶圆级辊移印刷工艺，将厚度不超过10纳米的均匀掺杂单晶硅薄膜逐层铺设而成。“由于这些薄膜非常薄且柔韧，它们能够贴合底层表面，避免了刚性晶圆间键合中常见的空隙和翘曲问题，”曹教授说道。

“纳米薄膜能够转移到不一定完全平整的表面上这一点非常重要，因为目前工业界常用的方法要求表面粗糙度小于1纳米才能粘合在一起，而且表面必须极其平整——晶圆上的偏差只能有几微米，”印度理工学院孟买分校电气工程副教授维雷什·德什潘德（Veeresh Deshpande）说道，他并未参与这项研究。“所提出的方法简化了工艺的复杂性，并允许堆叠多层晶体管，这既适用于高级计算，也适用于DRAM等存储器。”

曹及其同事在75毫米硅晶圆上制造了三层无结晶体管，每层由625个晶体管组成，面积达1600平方毫米。他们利用这些晶体管，通过层间垂直连接构建了各种逻辑门和电路，包括反相器、与非门和或非门以及静态随机存取存储器（SRAM）单元，层间对准精度达到亚10纳米级。

研究人员成功地构建了由分布在3D芯片三层上的晶体管组成的电路。这使得六晶体管SRAM单元的占地面积仅为其2D布局的三分之一。

晶体管的开关速度取决于其电流密度，而这种无结晶体管的电流密度可以超过每微米650毫安，与早期的商用硅MOSFET相当。更先进的MOSFET的电流密度确实可以超过每微米1000毫安，但曹及其同事表示，未来的工程技术可以进一步提高器件的性能。

“关键在于，垂直堆叠可能不会严重降低晶体管的性能，”宾夕法尼亚州立大学工程科学与力学教授萨普塔什·达斯（Saptarshi Das）说道，他并未参与这项研究。“如果这项技术能够规模化，它将为制造密度更高、能效更高、互连线更短的芯片开辟一条切实可行的道路。”

曹教授团队使用的硅晶圆比目前大多数晶圆厂使用的300毫米晶圆小得多。但即便是在75毫米的晶圆上，要实现硅膜的转移和堆叠，并且不出现裂纹、褶皱或缺陷，“也需要一系列工程创新”，曹教授说道。这些创新包括在某些蚀刻步骤中添加表面活性剂以降低表面张力；添加聚合物支撑层以增强机械稳定性和保护表面；以及采用辊压层压工艺在转移过程中施加均匀压力。

曹说：“我们从2019年开始。到2024年，我们意识到已经克服了根本性的障碍。接下来的18个月里，我们致力于改进工艺，并在晶圆级上展示了多层器件和3D逻辑电路。”

除了计算领域，将硅与其他材料集成到单片三维器件中，可能会开辟“以前无法企及”的新应用领域。曹教授表示：“例如，垂直堆叠不同类型的单晶半导体可以制造出超灵敏的X射线探测器面板或紧凑型多光谱成像系统。”

片器件面临的一大挑战是良率。“传统做法是，当器件垂直堆叠时，每一层中的每个晶体管都必须完美工作，这会降低芯片的整体良率，”曹先生说。“我们正在与电路设计师合作，开发容错架构，以最小的面积和功耗开销来吸收缺陷。”

另一个难题是这些3D芯片提高了功率密度，导致热量集中。“我们正在与电路和架构团队合作，研究动态电压和频率调节以及人工智能辅助的片上功率调节等解决方案，以主动管理热量，”曹说。

曹先生认为，这种新方法目前仅适用于研究和小批量原型制作应用。“一旦整体式3D集成技术的优势得到充分证实，我们就可以着手进行大批量生产，”曹先生说，“我们只是想保持务实，在对这项技术进行全面成本分析并验证其在这些应用中的有效性之前，避免过分夸大其词。”

曹表示，科学家们现在希望与半导体代工厂合作，在生产环境中演示和完善这项技术。他指出，最终，“由于我们的方法基于硅，并且与代工厂的工艺兼容，因此具有切实可行的应用前景。对于日益受到通信瓶颈限制的人工智能工作负载而言，这项技术尤其有价值，因为它通过将计算层在物理上拉近，直接解决了通信瓶颈问题。”

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