两款超强RISC-V芯片，即将亮相

公众号记得加星标⭐️，第一时间看推送不会错过。

下一代人工智能和高性能计算 (HPC) 解决方案的领导者 NextSilicon 今日宣布，计划将其 Arbel RISC-V 内核产品化，推出 64 核和 128 核的企业级处理器，旨在为智能体工具提供超高速性能，预计将于 2028 年初上市。继 10 月份的预览之后，该公司现在分享了更多技术细节以及根据早期客户和合作伙伴反馈制定的路线图。此次发布恰逢 NextSilicon 在 RISC-V 峰会上发表演讲。

NextSilicon 从零开始设计 Arbel，以满足人工智能基础设施和高性能计算的性能需求。从测试芯片到量产路线图的转变，是基于客户和合作伙伴的芯片评估，其中包括高性能计算项目负责人、人工智能基础设施架构师和数据中心运营商。他们的反馈验证了 Arbel 的关键性能属性，并正在影响 64 核量产处理器的需求和架构决策。

Arbel 的诞生源于 NextSilicon 需要一个能够跟上系统其他部分运行速度的核心。该公司最初将其设计为 Maverick-2 加速器平台内的控制处理器，负责处理数据流引擎无法并行化的串行逻辑和数据传输。该生产部署成为了验证平台性能的试验场：核心必须在实际工作负载条件下运行，而不仅仅是通过基准测试套件。

NextSilicon 使用台积电的 5 纳米工艺制造了一颗独立的 Arbel 测试芯片，以在加速器环境之外，作为一个完整的评估系统来验证该架构。结果证实了 Maverick-2 部署已经证明的结论。一个 10 级宽的指令发射流水线和一个 480 项重排序缓冲区，在退役时每个周期最多可执行 16 条标量指令。四个 128 位向量单元处理数据并行工作负载，包括 AI 推理。时钟频率最高可达 2.5 GHz。标准的 CHI 互连和对 Linux 操作系统的全面支持，使该核心成为服务器和高性能计算 (HPC) 系统评估的理想选择。

客户和合作伙伴对测试芯片的评估验证了这些性能特征，并确定了量产处理器的要求。这些反馈促使我们决定将 Arbel 产品化为一款独立的 64 核服务器芯片，详情将在下一节中介绍。

量产处理器将 Arbel 架构扩展到 64/128 个高性能核心，目标工作频率为 3.4 GHz，并采用更先进的工艺节点，以满足生产数据中心和高性能计算 (HPC) 部署的能效和密度要求。核心架构保留了测试芯片的标志性特征，包括 TAGE 分支预测器，其预测精度可与领先的 x86 和 Arm 服务器实现相媲美。

该芯片旨在满足两种互补的部署需求。作为一款独立的企业级服务器处理器，它为企业提供了一种高性能的 RISC-V 替代方案，旨在减少 ISA 许可限制和对第三方供应商产品路线图的长期依赖。作为 NextSilicon Maverick 加速器平台的主机处理器，Arbel 负责异构 AI 和 HPC 部署的系统编排和数据迁移。这两项功能均完全符合 RVA23 标准，并支持标准 Linux 发行版。

“智能 AI 正在改变游戏规则。未来不仅仅是更多的加速器，而是更智能、更强大的 CPU，拥有更少但更强大的核心。我们早期客户和合作伙伴的反馈非常明确：该架构性能卓越，他们希望看到它在生产规模上的应用。”NextSilicon 首席执行官兼联合创始人 Elad Raz 表示。“我们开发 Arbel 的原因是，智能 AI 改变了 CPU 的职责。随着 AI 代理调用更多工具、触发更多代码、编排更多服务并处理更复杂的工作流程，CPU 不再是可有可无的环节。它需要运行速度快、响应迅速，并确保整个系统持续运转。”

在开发 Arbel 时，NextSilicon 从工作负载需求出发，而不是从现有架构的限制出发。最终成果是一款专为下一代人工智能和高性能计算系统设计的CPU，它基于开放的指令集架构（ISA），赋予客户更大的控制权。

“RISC-V是面向未来人工智能、数据中心和高性能计算工作负载最具吸引力的架构，”RISC-V国际首席执行官Andrea Gallo表示，“我们很高兴看到Maverick-2加速器和Arbel测试芯片的创新和成功，并期待未来的发展，包括符合RVA23标准。”

RISC-V 已从学术架构跃升为可行的企业级平台。随着生态系统标准的日趋成熟，软件供应商拥有了越来越稳定、一致的构建和认证目标——这与推动 x86 和 Arm 在数据中心广泛应用的基础类似。主流 Linux 发行版、编译器工具链和系统软件现在都原生支持 RISC-V，并得到了 Canonical、Red Hat 和 NVIDIA 等生态系统的支持。RISC-V 市场的数据中心和高性能计算 (HPC) 部分预计将在 2025 年至 2034 年间以 33.1% 的复合年增长率增长，规模超过 2000 亿美元。

目前存在的差距在于性能上限。HPC 和 AI 工作负载是混合型的。它们需要大规模并行处理计算密集型部分，同时还需要串行控制逻辑来决定整个系统的吞吐量上限。智能体 AI 编码平台正是这种架构不匹配的一个快速增长的例子。与可以扩展到数千个 GPU 核心的训练工作负载不同，智能体编码任务运行的是本质上串行的自主推理循环：解析代码上下文、评估备选方案、生成并验证输出。

这些工作流程需要紧凑型核心提供强大的单线程性能以及用于推理的集成加速，而不是专为云多租户调度设计的宽广的通用服务器核心。随着智能体工作负载从开发者工具扩展到企业基础设施，云 CPU 的设计目标与这些工作负载的实际需求之间的差距将会越来越大。这种串行路径需要的是一款专为最大单线程执行速度而设计的 CPU，而不是一个需要管理系统开销的通用核心。现有的 RISC-V 处理器都没有将此特定需求作为主要设计约束。Arbel 处理器做到了。

Arbel 生产版处理器预计将于 2028 年第一季度发布。NextSilicon 目前正与符合条件的客户接洽，进行早期访问洽谈和持续的产品路线图合作。正在评估 RISC-V 基础设施以用于高性能计算 (HPC) 或人工智能 (AI) 应用的组织可以联系 NextSilicon，讨论工作负载需求和相关选项。

Akeana流片性能最高的 RVA23芯片

2025 年 12 月 Alpine 芯片的流片是一个重要的里程碑——不仅对 Akeana 而言意义非凡，对整个 RISC-V 生态系统来说也意义重大，因为 RISC-V 生态系统迫切需要 RVA23 兼容的高性能芯片来进行软件开发。我们与 SoC 开发合作伙伴紧密合作，成功流片了性能最高的 RVA23 兼容服务器级 SoC。正如我们将在下文详述的，Alpine 芯片有助于 Akeana 实现其价值主张，并提供世界一流的软件开发平台。

Alpine 于 2025 年 10 月的RISC-V 峰会上发布。Akeana 开发了一种独特的、可定制的 RISC-V IP 平台，涵盖了从低端到高端内核的整个性能范围。这种灵活的方法对于充分发挥开放可扩展的 RISC-V 指令集架构 (ISA) 的价值至关重要。它也是 Akeana 的效率倍增器，使这家小型初创公司能够将涵盖 ARM 路线图的完整内核产品组合推向市场。Alpine 展示了这种方法的强大之处，其 IP 涵盖了 Akeana 的整个产品组合。独特的灵活设计平台也需要配套的验证方法和系统。Akeana 开发了一种24×7 全天候验证解决方案，该方案已在 Akeana IP 产品组合的多种配置上运行了数万亿次验证周期。正是这种强大的高质量 IP 方法，使得像 Alpine 这样的特定流片能够实现快速定制和实例级验证。 Alpine 展示了 Akeana 创建的独特 RISC-V 设计和验证技术平台，按计划完成流片证明了该公司强大的执行力，而该公司是由一支合作数十年的团队建立起来的。

RISC-V 正在崛起为一个原生支持 AI 的异构软硬件协同设计平台，而这正是 Akeana 为我们的客户所实现的。Akeana 的平台支持单一指令集架构 (ISA) 的标量、向量和矩阵计算，并且可以与其他加速器引擎集成。它利用统一的软件栈，包括用于硬件平台的编译器和工具链。我们在AI 解决方案网络研讨会上详细介绍了这种整体方法，以及我们独特的同步多线程 (SMT) 功能如何服务于异构计算应用。Alpine 包含了实现该平台所需的关键构建模块。

下图所示为 Alpine 测试芯片的平面图。它包含以下关键的 Akeana IP：

八个 64 位乱序执行核心集群，采用一致性网格结构。这些核心是我们5000 系列的入门级产品。一个 2×2 的 CHI 网格，每个网格包含两个核心，构成一个一致性块，共 8 个核心。每个核心拥有 64 KB/256 KB 的 L1/L2 缓存，每个双核心集群共享一个 4 MB 的 L3 缓存。每个核心都配备一个 2×128 位向量引擎。这些是 Neoverse 级应用处理器核心，兼容RVA23，易于集成到 Linux 系统中，并且符合服务器 SoC 规范。该核心的应用场景包括 CPU-xPU 系统、数据中心应用（例如智能网卡）、存储和内存加速器、汽车 ADAS 芯片以及可穿戴设备 SoC。

64 位顺序运算核心，支持 4 路并行多线程，配备 512 位向量引擎，并支持多种数学格式。该核心的应用场景包括 AI 控制和向量处理、数据传输引擎以及数据平面处理应用。

32 位顺序执行内核。该内核的应用场景包括系统管理、安全处理器和实时应用。

系统 IP 包括用于集成计算和 IO 子系统的非一致性 AXI 总线，以及符合 RISC-V 标准的IOMMU、AIA中断控制器。

Alpine 还集成了来自第三方合作伙伴的关键 I/O IP，包括两个 LPDDR5 通道和 x4 PCIe Gen5。Alpine 将以软件开发板 (SDB) 的形式提供，该开发板提供内存、存储选项以及一系列网络和设备连接选项，这些选项通过板载 PCIe 交换机启用，并且还包含 BMC 功能。为了便于 SDB 的快速部署，Akeana 已在 Alpine 流片之前，在其广泛的仿真平台上使用 Linux 操作系统对其进行了预验证。