芝能智芯出品GaN功率器件已经有一块稳住的阵地：消费电子快充头。650V耐压等级够用，横向HEMT结构成熟，市场渗透率爬得很快。
功率半导体的主战场不在充电器。
电机驱动、光伏逆变器、电动汽车牵引逆变器，这些场景需要1200V以上耐压，对短路耐受、浪涌能力、长期可靠性的要求比充电器高出一个量级。
GaN在这些场景下还没有证明自己。
过去一年，学界和产业界在几个关键工艺节点上都有进展，GaN从"充电器芯片"走向"工业功率芯片"的技术路径，慢慢变得更清晰。
Part 1
GaN功率器件的基本单元是HEMT（高电子迁移率晶体管）。它的核心是一个异质结，GaN上面长一层AlGaN，两种材料晶格失配导致的应变在界面处形成能带不连续，产生二维电子气（2DEG）。
电子在这个薄层内迁移率超过1500 cm²/V·s，远高于硅，但层外几乎没有载流子。零偏压下2DEG天然导通，所以基本型HEMT是耗尽型（常开）。
功率电路要求增强型（常关），主流方案是用掺镁的p-GaN栅极抬高势垒，零偏时耗尽栅下2DEG，实现常关。
这个结构有一个先天约束：2DEG的形成依赖GaN和AlGaN之间的晶格应变，所以在硅衬底上外延GaN，必须用渐变AlGaN缓冲层来释放应力、防止龟裂。
这道工艺壁垒导致大多数GaN功率器件只能做横向结构，电流在2DEG层内水平流动，栅漏间距直接决定耐压。要提高耐压就要拉大间距，芯片面积跟着涨。而硅和碳化硅的垂直结构可以在不放大面积的情况下提升耐压。
横向结构还带来几个工程问题，过去一年里陆续有人给出解法。
◎ 第一个是集成度。
GaN功率管需要配套的控制电路，以前的做法是两颗芯片封在一起，GaN HEMT加一颗硅控制器。封装引入的寄生电感和电阻限制了开关频率的上限。
Intel Foundry的Han Wui Then团队换了一个思路：在硅衬底上长好GaN器件层，然后把一层硅PMOS整体转移到GaN HEMT上方，实现硅和GaN的单片集成。
他们做出来的芯片厚度只有19微米，在这个尺度下互联距离短到寄生效应几乎可以忽略。
团队还验证了一套完整的片上电路库，多路复用器、反相器、环形振荡器，配上统一的PDK，证明这套工艺不只是个演示品，已经有了基础的设计生态。
◎ 第二个是串扰。
功率电路里常用的半桥结构，高边开关和低边开关的源极电位不同。它们共享衬底，彼此会串扰。
香港科技大学的Zheng Wu团队的做法是在同一片异质结里造两个2DEG沟道，中间用AlN层隔开。p-GaN栅极注入的空穴在垂直方向输运时被这层AlN截住，在那里复合消失，串扰被抑制。
这个方法不修改电路拓扑，不增加工艺复杂度，只在材料叠层里做文章。
◎ 第三个是短路耐受。
工业设备要求功率管在短路状态下撑够一定时间（典型值10微秒），控制系统才有机会响应。GaN横向HEMT在短路时沟道电流聚集，局部过热，容易烧毁。
香港大学的研究发现，共衬底的双向开关器件在短路时存在背栅效应，反而能缓解电流聚集，测得的耐受时间达到30微秒，超过工业要求的3倍。
Part 2
GaN功率器件的可靠性问题出在两个层级，材料界面和器件结构。
◎ 材料层级的问题在GaN/AlN界面。
MOVPE外延时，碳会无意掺入GaN层，在两种材料之间形成一个渐变AlGaN过渡区，影响2DEG质量。
Asahi Kasei的T. Lee团队的发现是，把镓源从三甲基镓换成三乙基镓，可以大幅抑制碳掺入，2DEG密度接近翻倍，薄层电阻降到原来的四分之一。再在AlN势垒层上刻蚀一个凹槽降低接触电阻，器件整体性能就提上去了。
这个工作没有改变器件结构，只改了前驱体材料和一道刻蚀，效果却很直接。
◎ 器件层级的问题更棘手。
高场条件（短路、过压）会加速沟道电子变成"热电子"，这些高能粒子对器件的接入区造成应力。
南方科技大学的陈浩豪团队注意到一个现象：p-GaN里的掺杂物镁会扩散到AlGaN势垒层里，形成深能级陷阱。他们用二氧化硅掩模做选择性外延，只在需要的地方生长p-GaN，不让镁接触到下方的AlGaN层。
实验结果是击穿电压从321V提高到495V，同时器件的应力可靠性和短路鲁棒性都有改善。这个方案规避了镁扩散的问题，但代价是多了一道选择性外延的工艺步骤。
击穿保护的另一个方向来自横向HEMT的一个结构性缺陷，它缺少PN结，过压时产生的碰撞电离载流子排不出去，直接导致破坏性击穿，不像硅和碳化硅那样可以通过雪崩击穿非破坏地泄放能量。
Jingjing Yu团队的方案是把p-GaN层做薄，做成一个"穿通栅"：关态下耗尽区从漏端向源端扩展，当p-GaN层完全耗尽时，电流从耗尽区"穿通"到2DEG层，走一条可控的泄放路径。器件的失效模式就从突然烧毁变成了可控导通。
Part 3
横向结构到了高压场景会遇到一个根本性的限制：耐压由栅漏间距决定，电压往上走，芯片面积跟着膨胀。
硅和碳化硅的垂直结构没有这个问题，耐压由漂移层厚度决定，面积不会因为耐压等级上升而被迫放大。
要做垂直GaN，必须解决衬底问题。
商用GaN器件几乎都在硅衬底上做横向结构。改成垂直结构需要两个条件中的一个，要么用GaN同质衬底，要么能打通硅衬底接触到GaN器件背面。GaN同质衬底的尺寸小、价格贵，长期以来只能用于实验室。
名古屋大学的Kachi教授在综述中指出，这几年GaN同质衬底的外延质量在持续改善，垂直结构的实验线已经在合理面积上跑出了千伏级击穿电压。
工程化衬底是另一条路。
imec的Karen Geens团队测试了Qromis的QST衬底，多晶AlN核心加封装层，上面再做SiO₂键合层和单晶硅模板层。
这种衬底的机械强度比硅上GaN好得多，热膨胀系数与GaN更匹配。对垂直GaN来说，一块应力小、不易裂的衬底是后续工艺的前提。
有了衬底，下一个问题是掺杂。
去搞清垂直GaN的掺杂为什么比横向结构难得多。n型掺杂的一个反常困难是，GaN功率器件需要的掺杂浓度比GaN光电器件低一到两个数量级，但MOVPE外延中碳的沾污是避免不了的。
当有意掺入的硅或锗浓度降下来，无意掺入的碳就会补偿它，载流子迁移率下降，器件电阻升高。
p型掺杂的挑战更大。
镁的掺杂浓度范围很宽（10¹⁷到10²⁰/cm³），碳在低剂量区会在氮位形成施主和受主，在高剂量区镁又会析出。
掺杂进去之后还要激活，Fuji Electric的Ryo Tanaka的实验表明，GaN表面在800°C以上就开始分解，退火激活需要1300°C，所以退火前必须先生长一层AlN保护层。即使有保护层，基线工艺下p-GaN的激活率也只有20%。
更麻烦的是，镁在高温下会扩散，氮离子注入可以帮助把镁离子"钉"在原位，先注入镁，再补注入氮，减少扩散、提高激活率。
垂直结构的器件形态也没有收敛。
Kachi的综述梳理了学界已经报道的多种方案，CAVET、p-GaN栅CAVET、斜p-GaN栅FET、平面栅MOSFET、沟槽栅MOSFET、鳍栅MISFET、鳍栅JFET。每种都有各自的工艺取舍。
沟槽栅MOSFET看起来最简单，但沟槽刻蚀的质量直接决定器件性能。Kachi团队用Cl₂加SiCl₄做刻蚀气体，Cl₂跟GaN反应生成挥发性的GaCl₃和NCl₃完成刻蚀，SiCl₄生成的硅氮化物和硅氧化物则钝化沟槽侧壁。
栅介电层也还没有定论，Al₂O₃/SiO₂双层结构比单层Al₂O₃更抗击穿（二氧化硅越厚失效电压越高），但用AlSiO介质在21%硅组分附近效果最好，又需要插入SiO₂中间层防止表面结晶化，每一层都有各自的工艺窗口需要精细控制。
和碳化硅的对比也值得一谈。
在Baliga优值公式里，SiC的热导率（4.9 W/cm-K）是GaN（1.3）的3.8倍，这意味着大电流下SiC的散热优势明显。
GaN的电子迁移率（2000 cm²/V·s）是SiC（900）的两倍以上，在中低压高频场景下开关损耗更低。两条技术路线各有擅长的区间，短期不会相互替代。
GaN功率器件当前的技术版图画得很清楚。低压消费场景已经商用化，集成度和可靠性的增量改进在持续推进。
高压工业场景还在工艺探索期，从衬底选择、掺杂激活到器件结构收敛，每个环节都还有未解决的技术问题，但每个问题也都有了明确的攻关方向。
