一条走向0.7nm的芯片路线图

人工智能时代面临的最大挑战之一是其可扩展性不足。处理数量翻十倍的人工智能算法，实际上需要十倍的数据中心硬件。

解决这一挑战具有全球意义。

imec首席执行官Patrick Vandenameele在公司近期举办的国际技术论坛（ITF）上表示：“如今，人工智能数据中心的能耗已经以千兆瓦为单位来衡量，而且其发展模式也一成不变。首先，我们将计算能力扩展到芯片的最大尺寸；然后，在一个机架内部署多个并行运行的GPU，使其成为一台巨型计算机的引擎；最后，我们将多个机架连接起来，构建一个单一的训练和推理工厂。但与此同时，功耗几乎呈线性增长。这种扩展方式实际上并不奏效。”

随着多智能体人工智能系统的实施，工作负载从训练转向推理，研究人员估计这些系统需要的计算能力将是现有大型语言模型的 150 倍，这使得扩展变得更加困难。

“根本问题在于，‘我们能否在不超出基础设施和地球承载能力的前提下扩展人工智能？’随着我们进入物理人工智能、机器人、自主系统和智能环境的时代，这个问题变得更加紧迫，”Vandenameele说道。

他认为，只有在整个技术栈和生态系统合作伙伴之间进行协同优化，才能满足人工智能的扩展需求，而人工智能需要在短短十年内实现计算效率惊人的十倍提升。“好消息是，算法、设备扩展、通信架构和架构进步等主要贡献因素具有倍增效应。当我们协同优化这些因素时，产品性能将超越人工智能的需求，这就是机遇所在。这也是我们需要在整个技术栈上开展合作的原因。”

其他行业领袖也认同这一观点。“我们现在生活在一个生成式人工智能时代，聊天机器人、图像生成器、视频创建器等等都在应用。我们很快就会看到能够执行特定任务并准确完成我们想要的操作的智能人工智能，”三星集团总裁兼首席技术官宋载赫表示。“人工智能模型最终将转向物理人工智能系统，例如最近在CES上广泛展示的人形机器人，它们能够真正感知世界并做出相应的反应。三星正在通过对从设计到包装的各个环节进行协同优化，提供人工智能解决方案。”

“幸运的是，我们看到所有产品领域（DRAM、NAND、逻辑电路、先进封装）都在融合发展，”宋先生说道。他重点介绍了五项核心技术，包括键合、高性能晶体管、应力翘曲控制、精细图案化和低电阻互连。近期的一项材料突破是开发用于DRAM的IGZO垂直沟道晶体管。“改用氧化物半导体沟道可以将关断电流降低几个数量级。此外，我们还证实，引入铁电材料也能降低工作电压。”

在HBM技术中，混合键合技术能够实现更高层数的芯片堆叠（12层、16层、20层），同时降低热阻。宋先生并未透露HBM技术采用混合键合技术的具体时间表。但值得注意的是，将部分核心逻辑从GPU转移到HBM基片上，能够以更高的速度和更佳的能效实现更高的性能。该公司正在与多家设备供应商进一步开发数据共享平台，以提升设备健康状况、预测建模和良率预测能力。此外，该公司还与英伟达合作，开发基于物理原理的AI模型，用于等离子刻蚀、热建模和机械建模。

人工智能不仅正在重塑高性能计算，在边缘设备领域，它正在加速向更先进的设备节点过渡。这意味着汽车零部件乃至部分智能手机组件正在迅速迈向技术前沿。

台积电的Kevin Zhang表示：“要实现无处不在的智能AI，需要将计算能力扩展到各种边缘设备。智能手机需要与数据中心保持持续通信才能获取智能信息。” 他指出，在手机领域，应用处理器将在今年年底前迁移到2nm工艺，射频器件将迁移到6nm FinFET工艺，而手机摄像头中的图像信号处理器将迁移到12nm FinFET晶体管。

Zhang表示：“我们看到，由于人工智能的发展，边缘计算技术正在加速进步。而最重要的莫过于工作电压。我们正在将工作电压降低至0.4V，以实现高达70%的开关功耗降低。”

imec既是创新孵化器，也是可扩展制造解决方案的推动者。“通过与imec合作，我们可以在一个成熟的生态系统中评估新技术，然后再将其转移到生产环境中，”联电技术开发副总裁Steven Hsu表示。这对于进入集成光子学等新兴技术领域的公司来说尤其有利。“例如，我们正在利用imec的iSiPP300集成硅光子工艺技术来加速联电自主研发的12英寸硅光子平台。联电此前在6英寸和8英寸晶圆上制造光子集成电路方面拥有丰富的经验，主要用于电信应用。随着人工智能基础设施推动对更高带宽光互连的需求，业界正日益转向12英寸晶圆制造，以提高可扩展性、成本效益和性能。”

在ITF大会上，AMD自适应和嵌入式计算事业部高级副总裁兼总经理萨利尔·拉杰（Salil Raje）的演讲尤为引人入胜。他说道：“我来给大家描述一下这样的场景：你正在上班或参加会议，突然手机响了，收到一条短信，说你的父母摔倒了，无法起身。你可以拨打急救电话，等待10到15分钟，或者启动现场已有的机器人。真正的问题不在于机器人能否到达你父母身边，而在于它能否及时、安全、正确地采取行动。你今天会信任这个机器人吗？反正我不会。我想探讨的问题是：‘究竟需要做些什么才能改变这种现状？’”

拉杰解释了物理人工智能的系统要求与云计算截然不同的原因。“数据中心的训练和推理是自动化的、容错性高的、集中式的，而且云计算的容错性很高。你发送一个指令，然后等待响应。如果响应时间过长，你就继续等待，”他说道。“如果出现错误，你可以用新的指令重试。但人工智能的下一个发展阶段则截然不同。它将进入汽车、工厂和医院。对于医院和家庭来说，没有第二次机会。”

此外，Raje指出，快速响应至关重要。“[物理人工智能]是一个时间受限的响应问题，这意味着控制组必须在每个周期内持续地在微秒级内完成操作。这就是自适应架构发挥作用的地方，它使用FPGA和自适应SoC，而系统协调则最适合CPU。CPU负责编排。关键在于，物理人工智能系统是异构的，因为工作负载是异构的……排名前150位的机器人OEM厂商和开发商有三个需求——确定性、可预测的时序、开放式架构和可扩展的平台。他们希望同一个平台能够与他们的工业机械臂、自主移动机器人（AMR）或人形机器人协同工作。”

拉杰强调，物理人工智能系统面临的挑战取决于半导体产业生态系统。“这些物理人工智能系统将实时运行，即使部分组件出现故障，也能继续工作。这些挑战非常巨大，没有哪家公司能够真正解决所有这些挑战。问题是分散的，解决方案也需要跨公司、跨学科、跨标准机构地进行。”

Imec 的最新路线图预测，技术将从目前的 2nm 节点前沿发展到 2040 年左右的 2 埃节点。

该路线图预测，互补场效应晶体管（CFET，由垂直堆叠的nFET和pFET组成）将在2033年左右首次应用于逻辑器件的生产制造。其他亮点包括：

• CFET 的首次量产应用将在 7Å 节点上实现；

• CFET需要正面和背面都进行金属化；

• 前端电源传输网络将继续延伸至 7Å 节点，但此后所有设备都将采用后端 PDN；

• 首次使用半大马士革钌或钼互连线与空气间隙介质将在 10Å 节点上进行（图中未显示）；

• 在 7 Å 制程节点上，CMOS 2.0 将把功能性背面与 SoC 内多个层级的分层功能相结合，并且新的嵌入式存储器中介层路线图有助于将存储器更靠近 XPU，并改善连接开销。

在瞬息万变的前沿人工智能算法领域，数据中心硬件——乃至所有硬件——都将成为影响系统整体性能的关键差异化因素，这一点已变得日益清晰。从系统层面看待这种新的扩展范式的一种方式是：

减缓扩展速度 + STCO 增强器 = 目标扩展

最终的等式反映了业界在3D技术方面加倍投入的能力，从器件级（3D DRAM、采用金属栅极和空气间隙的3D NAND、用于逻辑的CMOS 2.0）到封装级均是如此。系统技术协同优化（STCO）的增强技术包括晶圆间和芯片间混合键合、背面电源分配网络以及TSV互连等，这些技术能够显著提升系统整体性能。

事实上，imec高级研究员Eric Beyne并没有继续将衬底尺寸从光罩尺寸的5.5倍扩大到9倍、15倍，直至300毫米晶圆，而是提出了一种“体三维”结构，将中介层包裹在多个HBM模块周围。这使得HBM能够在数据中心更靠近SoC/ASIC的位置，同时避免与如此巨大的被动衬底相关的良率损失问题。

“如果你看看这些大型中介层，再看看你放在中介层上的元件的价值，每个 HBM 芯片都超过 1000 美元，你会担心在基板上多花点钱吗？关键不在于基板的成本，而在于它的良率和可靠性，因为如果良率不高，你就得把所有东西都扔掉，”贝恩说道。

这种三维立体结构采用主动式中介层，而非目前难以测试和维修的被动式结构。“中介层尺寸越大，良率就越低，成本越高，维修难度也越大，”Beyne补充道。“假设中介层可以弯曲，并且像DIM卡一样将HBM内存、闪存和供电模块一起放置在中介层下方的插槽中（因为这些芯片需要大量电流），那么中介层的尺寸就会立即缩小，并且可以在垂直插槽中添加微通道冷却。然后，可以将SoC复合体放置在其上方，并在立方体的顶部添加主冷却系统。”他指出，这种新结构目前仍处于早期研发阶段。

三维立体设计只是imec研究人员跳出传统制造思维框架的众多方式之一。向三维器件和封装的普遍转变也在改写设计规则。“如果你说我以前用二维方式做某件事，现在我打算用三维方式做同样的事情，你只会得到一些提升。但如果我说我要用三维方式思考，你可能会想出完全不同的解决方案，”imec研究员兼纳米互连项目总监佐尔特·托凯（Zsolt Tokei）说道。

随着行业深入迈入人工智能时代，许多基础技术正逼近功耗、功耗和功耗 (PPA) 的极限。SRAM 的进一步微缩速度正在放缓，DRAM 的每比特成本降低速度也同样如此。与此同时，内存带宽瓶颈日益凸显，而系统散热特性也日益限制了功耗密度。尽管工程师们仍在努力寻找满足特定应用需求的技术解决方案，但降低数据传输能耗的路线图仍然至关重要。为了解决多处理器封装中的发热问题，提高热设计功耗 (TDP，即处理器在持续负载下产生的热量) 需要局部散热管理、提升供电效率、增强计算扩展性，同时还要实现电压和电容的扩展。

imec 研发副总裁 Julien Ryckaert 表示：“通过 xTCO，我们试图在技术和应用之间建立对话，努力了解技术如何提高计算密度，如何通过更好的散热设计来改善供电，以及如何通过光 I/O 和电 I/O 结构来改善系统中的内存子系统和连接性。”

边缘光刻技术的进步引领着微缩化进程。imec 近期在其洁净室安装了首台 ASML 高数值孔径 (0.55) 扫描仪，未来还将配备来自不同厂商的约 100 台其他领先的制造设备。借助这套新型图形化系统，imec 近期成功演示了 16nm 间距的线宽和间距（8nm 线宽），以及尖端间距为 8.7nm 的特征间距。

imec 在过去四十年中不断完善的合作模式涵盖了半导体生态系统中的众多公司。“imec 的合作关系使我们能够利用其先进的中试生产线、先进的计量技术以及在亚纳米工艺开发方面的深厚专业知识，这些资源很难在公司内部复制，” Brewer Science的高级技术专家 Douglas Guerrero 表示。“对未来技术节点的早期洞察使我们能够在开发周期的早期阶段，将材料创新与新兴器件架构（例如，环栅结构、3D 集成）相结合。” 他补充说，合作研发可以降低前期投资，并在合作伙伴之间分散技术风险。

其他人也认同这一观点。“imec 在先进半导体研究领域拥有深厚的专业知识，并能接触到领先的开发环境、工艺假设和硅数据，这些在其他地方很难获得，” Synopsys产品管理高级总监、曾任职于 imec 的 Germain Fenger 表示。“在 imec，你身边围绕着各个领域的专家，而在其他公司，你往往会被孤立起来。此外，还有其他公司及其专家在 imec 工作，因此你可以获得非常全面的技术发展趋势和现状，而这种生态系统确实能够帮助公司开发出真正有意义的产品，解决未来 2 年、3 年甚至 10 年内可能出现的问题。这有助于我们加速创新、降低风险并更早地验证新兴理念，从而更快地完善解决方案，并推进那些如果独立开展则更难或更缓慢的进展。”

Fenger 还认为，人工智能正在推动比以往更紧密的合作关系。“人工智能系统的复杂性正促使生态系统走向更早、更深入的合作，企业从技术探索到生产，贯穿设计、工艺开发、制造和先进封装等各个环节。我们看到供应链各环节的协调性越来越强，以优化性能、能耗、成本和上市时间。在这种环境下，成功将越来越依赖于共享创新、更快的反馈循环和更强大的生态系统合作伙伴关系。”

晶圆尺寸的转变尤其关乎产品上市时间，因为它能降低单芯片制造成本，并带来更大的规模经济效益。“结合我们内部的研发投入，imec 的 iSiPP300 经过验证的工艺流程和器件技术有助于加速产品开发，缩短上市时间。我们预计将于 2027 年向广大客户提供 12 英寸硅光子 PDK。”联电的许先生表示。

人工智能的可扩展性需要全栈协同优化，而不仅仅是更大的数据中心。行业领袖认为，人工智能工作负载——尤其是新兴的智能体和物理人工智能系统——将需要大幅提升的计算能力，因此，在未来十年内，跨算法、架构、设备、封装和通信架构的协作对于实现计算效率提升十倍至关重要。

为了实现这种可扩展性，半导体行业必须实施全栈协同优化。这意味着不仅要优化设计、制造和封装，还要针对特定应用进行系统级协同优化，而边缘应用与数据中心计算的协同优化截然不同。

为实现这种规模化，制造业正在引入一些新的创新技术，包括用于 3D DRAM 的铁电和 IGZO 存储器、CFET 以及变革性的架构 CMOS 2.0。在这种架构中，功能性晶圆背面将与分层式正面共存，各层专用于特定器件类型（存储器、逻辑、射频等）。

人工智能扩展的新摩尔定律将取决于远超扩展本身的进步。硬件将针对人工智能算法进行定制以降低能耗，光子学正在快速部署以进一步提高效率，而诸如CMOS 2.0之类的STCO创新将引领半导体行业迈入下一个时代。

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