芯片设备，新机会

资本的嗅觉总是最先洞察行业的风向。近日，半导体量测领域的荷兰独角兽 Nearfield Instruments 宣布完成高达 3.8 亿美元的 D 轮融资，投后估值飙升至 16 亿美元。在其背后，集结了富达投资（Fidelity）、淡马锡（Temasek）、卡塔尔投资局（QIA）以及华登国际（Walden Catalyst）等一众顶级主权与明星资本。

值得注意的是，Nearfield 既不做光刻，也不做传统的刻蚀、沉积或封装，这家新星之所以能备受资本追捧，很大原因在于它押注了 High-NA EUV、GAA、CFET 以及混合键合等面向未来的下一代制造场景的计量与过程控制。

这不禁让我们思考，在这个早已被传统巨头割据的成熟赛道里，设备业的新机会到底在哪？

别急，让我们先看一组数据，根据SEMI的《300毫米晶圆厂展望》数据预测，全球300mm晶圆厂设备支出预计2026年增长18%至1330亿美元，2027年再增长14%至1510亿美元，到2028年投资额将继续增长3%，达到1550亿美元，到2029年将再增长11%，达到1720亿美元。这些增长主要由AI芯片、先进节点、区域化制造和存储投资拉动，其中逻辑/微处理器、DRAM、3D NAND都是未来几年设备投资大头。

这也意味着，未来的增量绝不仅靠晶圆厂单纯扩产、复制产线所带来的设备数量叠加；真正的行业巨变，可能来自于芯片底层结构与工艺路线的颠覆性重构。从GAA、CFET的架构演进，到HBM、3D DRAM的存储革命；从High-NA EUV、干法光刻胶、硅光/CPO的光电跨界等等——正是这些前沿底座的变迁，正在悄然重塑整个半导体设备业的黄金新周期。

在摩尔定律逼近物理极限的当下，无论是逻辑、存储（DRAM/NAND）还是先进封装，都在全面加速驶向3D化发展。在2026年VLSI大会上，这一趋势已经非常清晰。

首先，在逻辑器件领域，晶体管架构正从FinFET跨入全环绕栅极（GAA），并向终极形态——互补场效应晶体管（CFET）架构过渡。在 2026 年的 VLSI 大会上，全球晶圆制造三巨头集体亮剑：三星展示了 3D Stacked FETs，也就是 CFET 的早期形态，在同一晶圆上实现 n-FET 和 p-FET 的三层纳米片堆叠，gate pitch 做到 42nm；英特尔展示了 45nm gate pitch 的 CFET inverter，结合 PowerVia、背面直接接触和 Epi-to-Epi Via，并采用 PMOS 在上、NMOS 在下的结构；台积电展示了 A16（埃米级）CMOS，引入纳米片晶体管和超级电轨（Super Power Rail, SPR），相较于 N2P 工艺，A16 在同等功耗下速度飙升 8%~10%，芯片密度提升 8%~10%，并将量产时间直接锁定了 2026 年第四季度。

三星3D Stacked FETs

英特尔CFET inverter

台积电A16

在存储领域，亦是如此。铠侠（Kioxia）与闪迪（SanDisk）在本次大会上介绍了超过 1000 层的 3D NAND路线图。DRAM几十年来一直采用平面结构，但如今其也正在复制NAND路径。

本届 VLSI 大会上，各大巨头纷纷祭出了打破 10nm 物理墙的存储路线图：三星展示了 16 层垂直堆叠 DRAM，采用 GAA cell transistor、水平 storage capacitor 和 Peri-on-Cell 架构。SK 海力士则展示了 4F² Vertical Gate DRAM，通过 bit-line shielding、shared back gate、晶圆键合和 die thinning，实现更可靠的读写操作。

赛美特（SAIMEMORY）/ 英特尔 / 力积电（PSMC）： 联合展示了一种采用 via-in-one TSV 架构的 3D 高带宽 DRAM。该技术实现了 8 层 DRAM 堆叠，每层金属布线直接连接 TSV 总线，使带宽密度达到约 0.25Tb/s/mm²，极大地改善了信号与电源完整性。

芯片加速走向 3D 空间，本质上是一场半导体底层工艺的“范式大转移”。设备厂商已经开始围绕这场3D化转型重新布阵。

应用材料的看法是，HBM 和 3D stacking 虽然能提升带宽和能效，但制造复杂度明显上升。目前，我们观察到应用材料主要有以下几类设备来应对3D化：1）DRAM 不再只是传统存储工艺，正在吸收先进逻辑中的材料工程能力。应材在6月25日推出了推出增强型Centura Prime Epi系统，把外延设备推向 DRAM，说明 HBM 和下一代 DDR 的竞争已经延伸到外围晶体管性能；2）先进封装Opta Quad CMP，开始服务混合键合，Opta Quad的作用在抛光过程中实时监测晶圆状态，并动态调整工艺，以改善片内均匀性和总厚度变化控制；3）Nokota VMax 2 铜电镀 ECD，服务 TSV 和 microbump，它能动态调节电场，修正版图差异带来的电镀不均匀问题；4）PECVD，应对超薄 DRAM die翘曲，它主要是在TSV 周围沉积应力平衡介质膜，提高超薄 DRAM die 的机械稳定性，支持 12 层、16 层以及未来更高层数HBM；5）eBeam 计量和缺陷复检进入先进封装，应材的VeritySEM 7AP 提供亚 10nm 级灵敏度，面向 HBM 和 chiplet 中常见的厚基板、异质材料和高翘曲基板；SEMVision G7AP 则用于高分辨率缺陷复检和自动分类，并已在领先存储和逻辑厂商的先进封装量产中使用。

Lam Research判断，当 NAND、逻辑、DRAM 和先进封装全面走向 3D，沉积和刻蚀强度将显著上升。在 3D NAND 中，这种变化已经被充分验证。随着 NAND 层数向更高堆叠推进，核心挑战变成高深宽比通道孔刻蚀、侧壁形貌控制、薄膜应力管理以及金属填充能力。Lam推出的 Cryo 3.0 低温刻蚀技术，正是针对 3D NAND 继续向 1000 层演进所需的高深宽比刻蚀而来。相比传统介质刻蚀，低温刻蚀可以在更深结构中维持更好的 profile control，同时提升刻蚀速率。这说明，在 3D NAND 的后续扩展中，刻蚀设备的价值量并没有因为架构成熟而下降，反而会随着层数增加继续放大。

3D NAND 已经验证了垂直结构会带来巨大的刻蚀和沉积设备需求，而 3D DRAM 可能把难度再推高。Lam表示，3D DRAM 的垂直结构可能需要比 3D NAND 更为极端的 Profile（形貌控制）能力，而当前满足高良率量产的成熟方案在行业内甚至“尚不存在”。

（图源：LAM）

面板级先进封装技术CoPoS也带来了新的设备需求。CoPoS 技术的核心逻辑，在于以更大尺寸的矩形玻璃面板，彻底取代传统的圆形硅晶圆作为封装基板。供应链资深人士透露，走向方形面板级封装后，单片基板的晶圆产出效率可较现有的12英寸圆形晶圆飙升5至6倍。这是一条以矩形面板为核心、完全解构并重筑的全新封装产线。它涵盖了玻璃基板处理、面板级再布线层（RDL）、超大尺寸光刻、高精度晶片贴装、超低翘曲控制以及颠覆性的量测机制。

台积电董事长魏哲家在 2026 年 4 月的财报说明会上，首次在官方层面亲自提及这一技术蓝图；加之台湾智慧财产局近期公告台积电已正式申请“TSMC-COPOS”商标，无一不彰显出台积电将此视为延续摩尔定律的下一张王牌。

近日，台积电CoPoS试产线已低调启动，首批试产验证设备已正式搬入台积电旗下子公司采钰（VisEra）龙潭厂。根据 Digitimes 披露的设备清册，CoPoS 初期试产线已在六大核心工艺领域展开严密布局，包括日本佳能、DISCO、TEL、SCREEN、泛林集团（Lam Research）在内的设备巨头以及一些新兴势力，正在卡位从光刻与涂布显影、金属化与铜电镀、研磨/切割与精密固晶、湿法制程与高难度热处理、以及量测等领域。

据BigGo Finance的报道，供应链人士强调，由于面板级封装的特殊性，CoPoS所需设备多数属于非标定制规格，其单台溢价通常显著高于传统晶圆级平。而且由于工艺范式发生位移，它与既有的 CoWoS 产线存在着巨大的技术断层。在这场关键战役中，CoPoS 初期名单虽然沿袭了部分 CoWoS 时代的常驻玩家，但由于研发难度呈几何级数上升，部分老牌供应商的验证进展并未达到预期。

例如，泛林集团（Lam Research）以前最核心的优势在晶圆制造前道，像刻蚀，但是现在在台积电的CoPoS试产线中，Lam凭借其最新的 SABRE 3D FP电镀设备和 Quaros FP 蚀刻机，成功击败了原本在后道封装领域极具优势的其他美系和日系传统封装设备大厂。

再比如，CoPoS 引入玻璃基板作为核心介质，虽然解决了传统基板的翘曲与微缩极限，却带来了致命的易碎、透明、高反射检测难题。这直接导致量测与检测在产线中的地位被无限放大，据了解，不少中国台湾本地的设备厂商已经跻身入围，实现本土化替代。

因此，CoPoS可以说为设备厂商提供了一次重新洗牌、逆袭挑战的黄金窗口。

关于量产时间表，业界最新风声指出，CoPoS 最快有望在 2029 年驶入量产轨道，较市场此前普遍预期的 2030 年显著提前。亦有乐观观点认为，2026 年为设备与材料的关键验证元年，2027 年切入试作阶段，2028 年下半年即可吹响正式量产的号角。这也印证了魏哲家此前的判断：CoPoS 要实现规模化产能，仍需 2 至 3 年的扎实跨越。

在先进制程中，光刻胶路线也正在发生变化。

在2nm以下及 High-NA EUV 时代，由于电路线条微缩至原子级，传统湿法光刻胶（CAR）在显影冲洗时，会因水的表面张力导致纳米线条成片倒塌（Pattern Collapse）。这一物理极限，正倒逼半导体行业掀起数十年一遇的范式转移——光刻胶全面从“湿法时代”迈向“干法时代”。

在这个领域，Lam Research已有布局，他们推出的 Aether干式光刻胶设备与工艺，用气相沉积（CVD 方式）让光刻胶“干式生长”，并用等离子体进行干法显影。根据Lam的介绍，干法光刻胶的优势主要体现在几个方面：一是金属氧化物光刻胶对 EUV 光子的吸收能力更强，有助于降低曝光剂量；二是气相沉积形成的薄膜更均匀，有利于提升分辨率、降低粗糙度和缺陷率；三是干法显影减少了液体表面张力带来的图形倒塌风险；四是减少酸、碱、溶剂和 PFAS 等化学品使用，具备一定可持续性优势。

（图源：LAM）

围绕这一新路线，Lam 已经形成了一套设备组合。Aether GPX 用于干法光刻胶沉积，Aether GDX 用于干法显影，Nimbus 提供底层薄膜，Gamma、G400、G3D 等设备用于干法去胶，DV Prime、Da Vinci、EOS 和 Coronus 面向晶圆背面、边缘和斜角清洗。

值得一提的是，2025 年 9 月 15 日，泛林集团与日本材料巨鳄JSR集团（及旗下 MOx 光刻胶先锋 Inpria）达成历史性全面合作。双方化干戈为玉帛，撤销了此前所有的专利诉讼。两家巨头选择将 Lam 的干法沉积、刻蚀技术，与 JSR/Inpria 的金属氧化物光刻胶（MOx）材料进行深度“合体”。这场宿敌大和解释放了明确的信号：在 High-NA EUV 时代，设备与材料的传统边界已经消失。

硅光设备领域正在出现一批新势力，它们主要是在测试、耦合和封装环节切开新市场。硅光/CPO的量产难点，主要集中在能不能低成本、高吞吐地测光、测电、测热，并把光纤、激光器、PIC、EIC 和封装基板稳定集成在一起。因此，硅光的设备机会，本质上不是传统前道设备的简单延伸，而是“光电协同制造”带来的新设备生态。

例如在测试设备领域，泰瑞达、是德科技、FormFactor、Advantest 和 TEL等均已有硅光测试设备的动作。如泰瑞达的Photon 100，是德科技的NX5402A，FormFactor的TRITON。。。等等。泰瑞达指出，CPO是把硅光芯片与数据中心交换芯片或GPU计算设备集成到同一基板上的封装创新；CPO量产需要提升硅光供应链良率、验证新的异构封装概念，并发展高通量测试方法，因为当前硅光测试仍有大量人工环节，难以支撑大规模制造。

日月光（ASE）在官网的硅光子学介绍中，列出实现可插拔、板载和共封装光学器件的关键技术：晶圆级凸块和硅刻蚀工艺的后加工、高精度激光芯片键合、用于EIC  /PIC芯片集成的先进2.5D/3D封装（TSV/FO/CoW）、对已知良好的SiPh PIC芯片进行晶圆级光学探测测试、针对未来OBO /CPO应用的光学元件组件评估、MCM模块组件。

图源：ASE

混合键合正在成为另一条重要设备增量线。混合键合是HBM继续堆高的潜在关键工艺。

在这个领域，过去我们已经调研了不少，感兴趣的读者可以阅读、、。总的来说，Besi是这轮变化中最典型的受益者，奥地利EVG、SUSS、TEL、SET 等厂商也在围绕 W2W、D2W、collective D2W、临时键合和超薄晶圆处理展开布局。

Besi的混合键合系统订单已经明显受 AI 和先进封装需求拉动。据路透社报道，Besi 在 2026 年一季度订单同比增长 104.5% 至 2.697 亿欧元，路透社报道称增长主要受混合键合需求推动，且摩根大通分析师提到存储市场中已有第二家客户开始进行 HBM 相关资格认证。应用材料已经买入Besi 9%股权，成为其最大股东之一；路透社援引分析师观点称，这显示应材更倾向于与 Besi 深度协同，而不是另起炉灶开发替代技术。

从技术路线看，混合键合还在继续向更高互连密度推进。imec与EVG已展示 200nm interconnect pitch的晶圆对晶圆混合键合，并在 300mm 晶圆上实现极高的键合后对准精度。

不过，混合键合的商业化节奏并没有想象中那么快。

过去行业一度认为，随着 HBM4 走向 16 层堆叠、更宽接口和更高 I/O 密度，传统 microbump、TCB 和 MR-MUF 将很快触及极限，混合键合会成为必选路线。但最新变化显示，存储厂商和标准组织仍在努力为现有封装路线争取时间。

一方面，HBM4 并没有立刻全面转向混合键合。由于成本、良率、测试和量产复杂度仍然较高，microbump仍可能在 HBM4 世代继续扮演主流角色。另一方面，SPHBM4 的推出进一步改变了问题的解法。它不是继续单纯扩大物理接口，而是通过缩窄接口宽度和串行化传输，在维持 HBM4 级带宽的同时，降低引脚数量和封装布线压力，并为有机基板路线打开空间。

短期 HBM 仍会尽量榨干 microbump、TCB、MR-MUF 和封装结构优化；混合键合的主战场更可能后移到 HBM5、20 层以上堆叠、3D DRAM、logic-to-memory 和更高密度 chiplet。

半导体行业过去常用“卖铲子”形容设备厂。但在今天，这个比喻已经不够准确。在 GAA、CFET、3D DRAM、HBM、混合键合、硅光和 High-NA EUV 时代，设备厂不只是卖工具，而是在参与定义先进工艺能不能成立。

未来芯片会更立体、更异构、更靠近封装、更依赖光互连，也更难制造。而设备厂的机会，正藏在这些“更难”里面。

*免责声明：本文由作者原创。文章内容系作者个人观点，半导体行业观察转载仅为了传达一种不同的观点，不代表半导体行业观察对该观点赞同或支持，如果有任何异议，欢迎联系半导体行业观察。

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