2026年7月3日，华为半导体业务部总裁何庭波在中国科学院科技论文预发布平台ChinaXiv上更新了其署名论文《面向多层级电子系统的时间缩微理论》（A Time Scaling Theory for Multi-Layer Electronic Systems）的V2版本。该论文被业界称为“韬（τ）定律”。V2版本在5月25日V1版本的理论框架基础上，补充了工程落地细节、实测数据及产品演进路线，进一步充实了以时间常数τ为核心的后摩尔时代缩放理论体系。
论文指出，驱动半导体行业六十年的摩尔定律作为压低单位晶体管成本的经济法则已不再有效，纯粹的尺寸缩小带来的回报趋于平缓，领先节点设计预算超过10亿美元，最先进节点上单晶体管成本不再下降。基于此，论文提出“τ缩放”作为接替摩尔定律的新缩放原则，不再以晶体管面积为进步的主要度量标准，而是将单一的特征时间常数τ作为统一的优化目标，覆盖从开关晶体管到数据中心工作负载的十二个数量级范围。论文认为，τ缩放是自1974年登纳德缩放定律以来首个为整个计算堆栈建立统一优化目标的缩放原则。
τ缩放的实现路径覆盖电子系统全部层级。晶体管层面通过迁移率增强、应变工程和高κ/金属栅极等手段缩小本征开关延迟；电路层面通过更低电阻率的导体、低κ介电质及垂直集成缩短信号路径；芯片层面通过架构选择、流水线深度和存储层次优化压缩计算与访存延迟；系统层面通过互连拓扑和协议栈设计缩短端到端通信时间，将分散在不同层面的优化统一到同一度量标尺之下。
论文展示了两项生产规模的工程验证成果。移动SoC领域，通过“LogicFolding”（逻辑折叠）将数字、模拟和存储电路分区到垂直堆叠有源层的设计方法，在固定器件节点上实现了55%的晶体管密度阶跃提升和41%的能效提升。AI系统领域，通过协同设计的完整技术栈（包括内存语义的统一总线架构Unified Bus、近封装光I/O Hi-ONE及边到面3D Folding），预计到2035年硬件集成度将增长超过100倍。上述数据来自论文正文，是V2版本区别于V1理论框架的核心增量。
论文还公开了基于韬定律的麒麟2026芯片实测功耗和电压数据、逻辑折叠的关键工艺参数，以及未来四代麒麟处理器和昇腾AI芯片的具体性能目标。从5月25日V1版本发布到7月3日V2版本更新，韬定律在不到40天内完成了从理论框架到工程实证的推进。今年秋季，搭载麒麟2026芯片的华为新机将正式面市。
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