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三星电子High‑NA EUV的量产落地时间预计在2030年前后。
三星电子计划最早在2030年实现商用的1纳米（nm）工艺上，推进光刻技术革新。公司计划将下一代极紫外技术 ——High‑NA EUV用于1纳米工艺量产，目前正集中开展商用化相关技术研发。
三星电子高级研究员朴昌敏于11日在2026下一代光刻与图形化学术大会上，公布了该公司的光刻技术路线图。光刻指的是在半导体晶圆上刻制电路的工艺。三星电子自8纳米及以下先进代工工艺起，就已在量产中导入EUV技术。对比传统半导体光刻工艺使用的氟化氩（ArF）光源，EUV的光波波长仅为前者的十三分之一（13.5纳米）。借此，以往需要通过多次光刻（多重图形化）才能完成的超精细工艺，可以用更少次数，甚至单次图形化实现。图形化次数减少，有利于降低制造成本、提升生产效率。
三星电子同时也在全力研发下一代EUV技术 ——High‑NA EUV，将其正式量产落地的目标节点锁定在1纳米工艺。朴昌敏表示：“我们原本希望在2纳米、1.4纳米阶段就实现High‑NA EUV量产应用，但现阶段仍存在需要完善的技术问题。预计A10及以下节点才会真正需要High‑NA EUV，目前我们正与多家合作企业开展联合开发。”
据此推算，三星电子High‑NA EUV的量产落地时间预计在2030年前后。三星电子现已实现2纳米工艺商用，计划2029年量产1.4纳米（SF1.4）工艺。据了解，2030年公司将推进1.4纳米改良版本SF1.4 + 以及1纳米工艺的量产。
High‑NA EUV技术将镜头数值孔径（NA）从现有0.33提升至0.55。数值孔径代表光线的聚光能力，该数值越高，分辨率越强，越便于实现更精细的电路。借助High‑NA技术，以往即便是现有EUV也需要多重图形化的超精细工艺，能够改为单次图形化完成，以此提升成本效益。仅需一次图形化处理，电路设计也能拥有更高自由度。
但High‑NA EUV技术难度极高，设备成本也十分昂贵，掩膜版、保护膜等配套材料技术同样需要迭代升级。因此行业普遍认为，未来工艺节点会并存EUV多重图形化与High‑NA EUV单次图形化两种方案。朴昌敏称：“1.4纳米、1纳米阶段，基于0.33NA EUV的多重图形化仍将是主流。而后续下一代工艺，High‑NA图形化将会成为主力。”
此外，在同一场大会上，SK海力士也公布了EUV技术的新进展。SK海力士去年首次引入High‑NA EUV设备，从今年起正式启动相关技术研发。据了解，SK海力士还在采用相位偏移掩膜版（PSM）等能够提升EUV性能的新型材料。SK海力士副总裁表示：“为实现EUV性能的极致提升，我们已经正式开始导入相位偏移掩膜版（PSM）。”
受人工智能产业发展带动，当前半导体行业对大容量、高性能产品的需求激增。存储芯片企业也在通过前道、后道工艺技术迭代，研发下一代DRAM与NAND闪存。其中核心技术就是最新的光刻技术EUV。
为开发下一代产品，SK海力士已于去年下半年首次引进面向量产的High‑NA EUV设备。SK海力士副总裁表示：“为实现极致精细工艺的量产，我们正在研究多种方案，包括EUV多重图形化、引入High‑NA单次图形化。High‑NA EUV设备已于去年年底到位，今年正式开启相关研发工作。”
据悉SK海力士还采用相位偏移掩膜版（PSM，Phase Shift Mask）来强化EUV性能。掩膜版是刻有特定电路图案的基板；EUV掩膜版通过反射入射光源，从而在晶圆上形成电路图形。PSM由可对相邻电路的入射光制造相位差的材料构成。它给到抵达电路的光线不同相位差，即便在微小电路上，也能够实现清晰的明暗对比度。
SK海力士副总裁称：“就像过去ArF光刻时代那样，如今EUV工艺也开始大规模使用PSM来提升分辨率。未来我们也在研究PSM如何适配High‑NA EUV、实现进一步迭代。”
